「clock synchronization」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

To provide a video display system capable of minimizing the number of video distribution units in use even when the limit of a clock frequency for display data synchronization is exceeded because of the number of display units which are connected in a lateral direction.例文帳に追加

横方向に接続する表示ユニット数により表示データ同期用のクロック周波数の制限が超えた場合でも、映像分配ユニットの使用個数を最小限に抑えることができる映像表示システムを得る。 - 特許庁

In order to relate the image and the physiological data with each other by using offset data which has been induced by using the dispersion network clock synchronization protocol and, e.g., time stamp data, a coronary blood vessel analysis system is adopted.例文帳に追加

分散ネットワーククロック同期プロトコルを用いて導き出されたオフセット・データ、並びに、例えばタイムスタンプ・データを用いて画像を生理学的データと相互に関連付けるために冠状血管解析システムが採用される。 - 特許庁

A phase difference detection controller 2 detects a phase difference between a received data signal and the clock for synchronization, converts this value to a voltage, impresses it through an analog switch 3 to a VCO 4 and controls the oscillation frequency of the VCO 4.例文帳に追加

位相差検出コントローラ２は受信データ信号と同期用クロックの位相差を検出し、これを電圧に変換してアナログスイッチ３を経てＶＣＯ４に印加し、ＶＣＯ４の発振周波数を制御する。 - 特許庁

Then, an amplitude detecting circuit 108 detects the amplitude of a reproduced signal which is detected by using the pulsed light irradiated in synchronization with the delay clock having its phase changed, and outputs the detection result to a CPU 109.例文帳に追加

そして、振幅検出回路１０８は、位相を変化させた遅延クロックに同期して照射されたパルス光によって検出された再生信号の振幅を検出してＣＰＵ１０９へ出力する。 - 特許庁

The control circuit generates a random number in synchronization with the clock signal and variably controls at least one of a first current, a second current, a first threshold value, and a second threshold voltage in accordance with the random number.例文帳に追加

制御回路は、前記クロック信号に同期して乱数を生成し、この乱数に応じて、第１の電流、第２の電流、第１の閾値および第２の閾値電圧のうち、少なくとも１つを可変制御する。 - 特許庁

Network connection between the server and many units is performed, and the server and each unit set time information from GPS in each internal clock at the ordinary time, to thereby acquire time synchronization between the server and the unit (S1, S2).例文帳に追加

サーバと多数のユニットとの間をネットワーク接続し、サーバと各ユニットは、通常時にはＧＰＳからの時刻情報をそれぞれの内部時計に設定してサーバおよびユニット間の時刻同期を得ておく（Ｓ１，Ｓ２）。 - 特許庁

To establish synchronization of a disturbance signal between islanding detectors capable of shortening a time for detecting a first reception timing even if the electric field strength of a radio wave clock signal is weak.例文帳に追加

電波時計信号の電界強度が弱い場合でも、最初に受信タイミングを検出するまでの時間を短縮できるような単独運転検出装置相互間の外乱信号の同期を確立できるようにする。 - 特許庁

Writing of the image signal is started by synchronizing (BD synchronization) a horizontal sync signal (BD signal) delivered from a BD sensor for detecting the image signal writing timing on the photosensitive body 1k with an image clock.例文帳に追加

感光体上１ｋでの画像信号書き込みタイミングを検出するためのＢＤセンサから出力された水平同期信号（ＢＤ信号）に画像クロックを同期（ＢＤ同期）させ、画像信号の書き込みを開始する。 - 特許庁

The transistor T1 is turned on according to a pull-up resistance control signal CTL output in synchronization with a data read clock, and the signal level of the device side data signal line DdL is pulled up to the power supply potential VDD.例文帳に追加

トランジスタＴ１は、データ読み出しクロックに同期して出力されるプルアップ抵抗制御信号ＣＴＬによってオンされ、装置側データ信号線ＤｄＬの信号レベルは電源電位ＶＤＤまでプルアップされる。 - 特許庁

Here, the real-time characteristics can be sustained, by designating the data to be obtained on real-time basis, in parallel with reception of status signals from the slave apparatuses (in synchronization with a clock signal for receiving the status signals).例文帳に追加

この時スレーブ装置からステータス信号を受信するのと並行して（ステータス信号を受信するためのクロック信号に同期して）、リアルタイムで取得する情報を、指定することでリアルタイム性を維持できる。 - 特許庁

The semiconductor device includes an input terminal (122); a termination circuit (121) for specifying the input impedance of the input terminal; and a resistor (113) for fetching the output signal from an input circuit in synchronization with a clock signal.例文帳に追加

入力端子（１２２）と、上記入力端子における入力インピーダンスを規定する終端回路（１２１）と、入力回路の出力信号を上記クロック信号に同期して取り込むレジスタ（１１３）とを設ける。 - 特許庁

To reduce radiation radio wave noise generated in clock synchronization type serial communication in simple circuit constitution, to provide data output at a desired fixed timing on a reception side and to realize highly efficient serial communication.例文帳に追加

簡単な回路構成でクロック同期式シリアル通信において発生する放射電波ノイズを低減させ、また、受信側において所望の一定タイミングでデータ出力を得て、高効率なシリアル通信を実現すること。 - 特許庁

A counter 13 is cleared by the edge detected by the section 11, counts clock signals(CLK) in the interval of the horizontal synchronization signals from the section 12 and outputs the count data to first to third decoders 14, 15 and 16.例文帳に追加

カウンタ13はエッジ検出部11で検出したエッジでクリアされ、反転部12よりの水平同期信号の期間においてクロック信号（ＣＬＫ）をカウントし、そのカウントデータを第１乃至第３のデコーダ14、15、16へ出力する。 - 特許庁

When the functional pattern of the functional block FA comes to an end, the output data stored in the flip-flop circuit SFF are outputted in synchronization with a scan clock signal of low speed to compare the data with corresponding expectation values.例文帳に追加

機能ブロックＦＡのファンクションパターンが終了すると、スキャンフリップフロップ回路ＳＦＦに格納されている出力データを、低速のスキャンクロック信号に同期して出力し、各々を対応する期待値と比較する。 - 特許庁

To provide a time synchronization device using a standard clock which is inserted between a synchronous transmission network and a PCM carrier relay in order to perform a protective operation to a transmission system between PCM carrier relay devices using the synchronous transmission network.例文帳に追加

標準時計を利用し、ＰＣＭキャリアリレー装置間の伝送系に、同期伝送網を使用して保護動作を行うための、同期伝送網とＰＣＭキャリアリレー間に挿入する時刻同期装置を提供すること。 - 特許庁

A switch signal transmitting board 33 for receiving a plurality of switch signals includes a shift register 50 for obtaining and holding a switch signal corresponding to a latch signal LT and outputting the switch signal in synchronization with a clock signal.例文帳に追加

複数のスイッチ信号を受けるスイッチ信号伝送基板３３は、ラッチ信号ＬＴに対応してスイッチ信号を取得して保持し、クロック信号に同期してスイッチ信号を出力するシフトレジスタ５０を有する。 - 特許庁

A multiplication circuit 20 and a phase synchronization circuit 22 configuring a digital PLL circuit 10 adjust a count of respective digital counters to adjust an oscillated frequency and phase of a multiple clock N-OUT.例文帳に追加

デジタルＰＬＬ回路１０を構成する逓倍回路２０および位相同期回路２２は、デジタルカウンタのカウント値を調整することによって、それぞれ逓倍クロックＮ−ＯＵＴの発振周波数および位相を調整する。 - 特許庁

The control circuit is so constituted as to selectively perform the operation for turning on/off the switches S117, S118, in synchronization with boosting clock signals and an operation for always turning off the switches, while responding to voltages VADD.例文帳に追加

制御回路部は、スイッチＳ１１７、Ｓ１１８を昇圧クロック信号に同期してオンオフする動作と常時にオフする動作とを電圧ＶＡＤＤに応答して選択的に行うように構成されている。 - 特許庁

To improve efficiency of a cost for recovering timing information from sensor signals without needing a synchronization clock, in a method for synchronizing signals from unsynchronized sensors spatially dispersed in an environment.例文帳に追加

環境内に空間分散された非同期センサからの信号を同期させる方法において、同期クロックを必要とすることなく、センサ信号からタイミング情報を再生するコスト効率の良い効率的な方法を提供する。 - 特許庁

To provide a technology for gaining and maintaining synchronization of a TTR clock in a channel detection phase of DSL transceiver initialization for DSL service which operates in TCM-ISDN cross-talk environment.例文帳に追加

ＴＣＭ−ＩＳＤＮ漏話環境において動作するＤＳＬサービスのための、ＤＳＬトランシーバ初期化のチャネル発見フェーズ中に、ＴＴＲクロックの同期を獲得および維持するための技術を提供すること。 - 特許庁

To provide a phase synchronization circuit for preventing a jitter characteristic of an SDI (Serial Digital Interface) signal from deteriorating and the followability of PCR(Program Clock Reference)-PLL (Phase Locked Loop) control from deteriorating even when a stream having relatively large PCR jitter is received.例文帳に追加

ＰＣＲジッタが比較的大きいストリームを受信した場合でも、ＳＤＩ信号のジッタ特性の悪化およびＰＣＲ−ＰＬＬ制御の追従性の悪化を防止することが可能な位相同期回路の提供。 - 特許庁

To provide a digital broadcasting receiver or the like that achieves synchronization between the time information and reference clock of a base station and those of a receiver without using a voltage-control crystal oscillator (VCXO) of a variable frequency.例文帳に追加

本発明は、可変周波数の水晶発器（ＶＣＸＯ）を用いること無く、基地局と受信装置間の時間情報および基準クロックの同期を実現することができる、デジタル放送受信装置等を提供する。 - 特許庁

The display controller detects, from input data, a horizontal blanking start signal BS, a horizontal blanking end signal BE, image size information or the like, and stores pixel data in a buffer in synchronization with an input clock signal.例文帳に追加

表示制御装置は、入力データから、水平ブランキング開始信号ＢＳ、水平ブランキング終了信号ＢＥ、画像サイズ情報等を検出し、画素データを入力クロック信号に同期してバッファに記憶する。 - 特許庁

When the number of dummy data is other than a multiple of N with respect to clock signals before DEMUX processing in the data monitor system of this invention, the system adds/deletes the dummy data so that the number of dummy data is a multiple of N and outputs the result to the synchronization controller.例文帳に追加

データ監視装置において、ＤＥＭＵＸ処理前のクロックに対しダミーデータ数がＮの倍数以外の場合、Ｎの倍数となるようダミーデータを追加／削除し、同期制御装置に出力する。 - 特許庁

To provide a clock synchronization circuit that reduces power consumption and cost by reducing the number of elements related to an external trigger signal and reducing time delay from the arrival of the external trigger signal to the rising of an output.例文帳に追加

外部トリガ信号に関連する素子数を低減し、外部トリガ信号の到来時から出力の立ち上げまでの時間遅れを低減し、且つ消費電力・コストを減少させるクロック同期回路を提供すること。 - 特許庁

The data transfer device 1 is provided with the data transmitter 10 and the data receiver 20 and transfers 2-bit data D11 and D12 from the data transmitter 10 to the data receiver 20 in synchronization with a transfer clock CLK.例文帳に追加

データ転送装置１は、データ送信装置１０とデータ受信装置２０とを備え、２ビットのデータＤ１１，Ｄ１２を、転送クロックＣＬＫに同期してデータ送信装置１０からデータ受信装置２０に転送する。 - 特許庁

To provide a frequency monitoring circuit for a network synchronizer for preventing an input of a DP-PLL (digital processing type phase synchronization) in an abnormal frequency if a failure occurs in a frequency of an external clock signal.例文帳に追加

外部クロック信号の周波数に異常が起きた場合に、異常な周波数でＤＰ−ＰＬＬ（デジタル処理型位相同期）回路に入力することを防止する網同期装置用周波数監視回路を提供する。 - 特許庁

To provide a PLL circuit which can generate a clock synchronized with a signal by which synchronization is hardly obtained owing to its low pulse frequency under a status where the signals of mutually different frequencies coexist.例文帳に追加

互いに異なる周波数を有する信号が混在する状況下、そのパルス頻度が低いために同期をとることが困難な信号に同期したクロックを生成することのできるＰＬＬ回路を提供する。 - 特許庁

To provide a telecommunication apparatus capable of performing more exact time synchronization of a clock means in each telecommunication apparatus in the telecommunication apparatus constituting a telecommunication system which performs a transmission in a plurality of telecommunication devices.例文帳に追加

複数の通信装置が通信を行う通信システムを構成する通信装置において、各通信装置における時計手段の時刻の同期をより的確に行うことを可能とする通信装置を提供する。 - 特許庁

To enable distribution of loads on all mobile stations performing communications by switching a mobile station (clock master) emitting a radio wave for synchronization at a prescribed timing in performing communications between mobile stations.例文帳に追加

移動局間通信を行う場合に、同期用電波を発射する移動局（クロックマスタ）を所定のタイミングで切り替えることにより、通信を行う全移動局にかかる負荷を分散させることを可能とする。 - 特許庁

A DSL transceiver in the house attains synchronization of the TTR clock through whole channel discovery phase of DSL initialization procedures, using a TTR indication signal transmitted by a transceiver of a central station.例文帳に追加

顧客宅内ＤＳＬトランシーバはそのＴＴＲクロックの同期を、中央局のトランシーバによって送信されたＴＴＲ指示信号を使用して、ＤＳＬ初期化手順のチャネル発見フェーズ全体を通じて達成する。 - 特許庁

A mask circuit 2 receives the sleep signal SLP and masks a clock A1 for operating a full-time operative internal circuit 3 in synchronization and will release the mask, only when a counting value for the counter circuit 1 reaches the designated value.例文帳に追加

マスク回路２は、スリープ信号ＳＬＰを受けて、常時動作内部回路３が同期して動作するためのクロックＡ１をマスクし、カウンタ回路１のカウント値が所定の値になったときのみ、マスクを解除する。 - 特許庁

An SDRAM 3 is a command-controllable fully synchronous type memory and data can be written and read successively according to command indications without requesting column addresses for respective pieces of data through clock synchronization.例文帳に追加

ＳＤＲＡＭ３は、コマンド制御可能な完全同期型のメモリであり、完全同期型で、データをコマンド指示に従って、クロック同期でコラムアドレスを各データに要求することなく、連続で書き込み／読み出しが可能なメモリである。 - 特許庁

To provide a duty ratio correction circuit, capable of correcting duty ratio using an activated edge in an input external clock signal, and to provide a flip-flop capable of performing synchronization operation, by precharging own output node by own source voltage that responds to a clock signal and a reset signal.例文帳に追加

入力される外部クロック信号の活性化エッジを用いてデューティ比を補正することができるデューティ比補正回路を提供し、また、クロック信号及びリセット信号に応答して自体の電源電圧が自体の出力ノードをプリチャージすることにより、同期化動作を行うことができるフリップフロップを提供すること。 - 特許庁

The method and system for network terminal clock synchronization includes: determining each round trip delay time from a master terminal to each slave terminal; and offsetting the clock of each slave terminal by an amount proportional to each determined round trip delay time such that the master terminal and each of the slave terminals have about the same point of reference in time.例文帳に追加

マスター端末からそれぞれのスレーブ端末までの各ラウンド・トリップ遅延時間を確定すること、および、マスター端末およびスレーブ端末のそれぞれが、時間上のほぼ同じ基準点を有するように、それぞれのスレーブ端末のクロックを、確定された各ラウンド・トリップ遅延時間に比例する量だけオフセットさせることを含む。 - 特許庁

In this case, output from the output of the memory control units 501-504 to that of the image editing processor 506 operates by a single mode clock, frequency conversion to the succeeding final clock is made by using FIFOs 520-527, and LDs are turned on/off at ON/OFF control units 512-515, and emission data for detecting synchronization are given.例文帳に追加

その際、メモリコントロール部５０１〜５０４の出力から、画像編集処理部５０６の出力までは単一ＣＬＫで動作し、ＦＩＦＯ５２０〜５２７を用いて以降の最終クロックへの周波数変換を行い、ＯＮ／ＯＦＦ制御部５１２〜５１５においてＬＤのＯＮ／ＯＦＦ、同期検出用の発光データの付与が行われる。 - 特許庁

In the case of synchronization transfer with an extension unit upon request from a CPU, the extension unit outputs a system clock SCLK as a RefSig signal externally, and the RefSig signal is delayed by about 1/4 of the period of the system clock SCLK and data D also have a similar delay time.例文帳に追加

制御回路は、ＣＰＵからの要求を受けて拡張ユニットと同期転送するに際し、拡張ユニットは、システムクロックＳＣＬＫをＲｅｆＳｉｇ信号として外部に出力するが、ＲｅｆＳｉｇ信号は、システムクロックＳＣＬＫの周期の１／４程度遅延が発生しており、データＤも同様の遅延時間を有している。 - 特許庁

The reproducing circuit 16, about the synchronization signal BS1, limits the passband to extract the clock CL by setting a shorter averaging time for the detection of signal variation point, and about the data signal BS2, does not limit the passband to extract the clock CL by setting the averaging time longer.例文帳に追加

この再生回路１６は、同期信号ＢＳ１については、通過帯域の制限を行ってから、信号変化点の検出のための平均化時間を短めに設定してクロックＣＬを抽出し、データ信号ＢＳ２については、通過帯域の制限を行わずに、平均化時間を長めに設定してクロックＣＬを抽出する。 - 特許庁

To provide a clock data recovery circuit in which jitter characteristics in synchronization can be enhanced and a frequency of a clock generated by a voltage controlled oscillator can be set lower than a data transfer rate by suppressing to zero currents that flow to a phase comparator, a frequency comparator and a charge pump when a PLL for data extraction is synchronized.例文帳に追加

データ抽出用のＰＬＬが同期したときに位相比較器、周波数比較器及びチャージポンプに流れる電流をそれぞれゼロに抑え、同期時のジッタ特性を改善することができ、電圧制御発振器が生成するクロックの周波数をデータ転送レートよりも低く設定できるクロックデータリカバリ回路を得る。 - 特許庁

In this communication system, a synchronization master unit 12 generates a synchronous control frame at t1 timing, stands by for a time A1, starts transmission of the synchronous control frame at t2 timing when the value of a clock counter register becomes "0", and resets the clock counter register at t3 timing when the transmission of the synchronous control frame has been completed.例文帳に追加

同期マスタ装置１２は、ｔ１のタイミングにおいて、同期制御フレームを生成し、時間Ａ１の間待機し、クロックカウンタレジスタの値が「０」になったｔ２のタイミングにおいて、同期制御フレームを送信開始し、同期制御フレームの送信が完了したｔ３のタイミングにおいて、クロックカウンタレジスタをリセットする。 - 特許庁

Each synchronization circuit receives the first complementary digital signal set and a clock signal, uses the clock signal as the timing reference of the first complementary digital signal set, and outputs a second complementary digital signal set corresponding to the first complementary digital signal set to a digital-to-analog conversion unit, so as to convert the second complementary digital signal into an analog signal.例文帳に追加

各同期化回路は、第一相補デジタル信号組とクロック信号を受信し、 クロック信号を、第一相補デジタル信号組の時間基準とし、第一相補デジタル組に対応して、第二相補デジタル信号組を、デジタル／アナログ変換ユニットに出力して、第二相補デジタル信号をアナログ信号に変換する。 - 特許庁

This signal generation device comprises a synchronization detecting circuit 14' for detecting a horizontal synchronizing signal in a video signal, and a frequency divider circuit 21 for generating a clock TGCLK of an arbitrary frequency for driving signal electrodes of the liquid crystal panel 20 by dividing a multiplied clock frequency of a fundamental frequency using the above horizontal synchronizing signal.例文帳に追加

ビデオ信号中の水平同期信号を検出する同期検出回路14′と、基本クロックを逓倍した逓倍クロックを、上記水平同期信号を用いて分周することで、液晶パネル20の信号電極を駆動するための任意周波数のクロックＴＧＣＬＫを生成する分周回路21とを備える。 - 特許庁

The transmission apparatus includes: a transmission unit which outputs a transmission signal whose signal level is inverted according to input of a first pulse signal corresponding to a first period while operating in synchronization with a first clock of the first period; and a receiving unit which outputs a second pulse signal corresponding to a second period according to inversion of the signal level of the transmission signal while operating in synchronization with a second clock of the second period.例文帳に追加

第１の周期の第１クロックに同期して動作しつつ当該第１の周期に対応する第１のパルス信号の入力に応じて信号レベルが反転する伝送信号を出力する送信部と、第２の周期の第２クロックに同期して動作しつつ当該伝送信号の信号レベルの反転に応じて当該第２の周期に対応する第２のパルス信号を出力する受信部と、を備える伝送装置。 - 特許庁

This clock wiring driving circuit is constituted so that a count standby signal is no longer outputted from an SCL synchronizing circuit 209 and an SCL generation counter 203 starts a count operation in a rising period without synchronizing between a level of SCL wiring and a level of an output terminal of an output transistor 206 when setting for turning synchronization off is performed to an SCL synchronization on/off setting register 204.例文帳に追加

ＳＣＬ同期オン／オフ設定レジスタ２０４に同期をオフする設定を行うと、ＳＣＬ同期回路２０９からカウント待ち信号が出力されなくなり、ＳＣＬ配線のレベルと出力トランジスタ２０６の出力端子のレベルとの間で同期することなく、ＳＣＬ生成カウンタ２０３が立ち上がり期間のカウント動作を開始する。 - 特許庁

The semiconductor memory device that operates in synchronization with the system clock given from the outside, outputs a data strobe signal from a data strobe terminal at the execution of a read command, and outputs read data in synchronization with the data strobe signal is provided with a read preamble register that specifies the length of a read preamble outputted prior to an output of the read data.例文帳に追加

外部から与えられたシステムクロックに同期して動作し、リードコマンド実行時にデータストローブ信号をデータストローブ端子から出力すると共に、データストローブ信号に同期してリードデータを出力する半導体記憶装置であって、リードデータの出力に先立って出力するリードプリアンブルの長さを指定するリードプリアンブルレジスタを備える。 - 特許庁