「clock synchronization」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

Then, video signals 18 are inputted into a display means 1 and video is displayed at the means 1 using synchronization signals 13V and 13H generated based on the clock 9C.例文帳に追加

そして、映像信号１８を表示手段１に入力し、第２クロック９Ｃに基づいて生成された同期信号１３Ｖ，１３Ｈを用いて表示手段１において映像を表示する。 - 特許庁

In the frequency divider 18 for intermediate oscillation, the cycle of an intermediate clock (g) may rapidly fluctuates as a result of following synchronization control signals (c), (d) from a phase comparator 10.例文帳に追加

中間発振用の分周器１８においては、位相比較器１０からの同期制御信号(c),(d)に追従する結果として中間クロック(g)の周期を急激に変動させることがある。 - 特許庁

To provide a clock synchronization circuit capable of stable communication even in the case that different clocks are used in a plurality of circuits, and a semiconductor device provided therewith.例文帳に追加

複数の回路間で異なるクロックを使用した場合であっても、安定した通信が可能であるクロック同期回路及びそれを備えた半導体装置の提供を課題とする。 - 特許庁

By performing 1/2 frequency dividing of the output signal of the phase shifter 20, synchronizing it with an excitation signal to be supplied to the angle detector 10 with a synchronized frequency divider circuit 22, a synchronization clock SQ3 is obtained.例文帳に追加

移相器２０の出力信号を、同期化分周回路２２で角度検出器１０に供給する励磁信号に同期して１／２分周して同期クロックＳＱ３を得る。 - 特許庁

To efficiently perform processing for generating a dot clock based on a horizontal synchronization signal to reproduce an input video signal even if the format of the input video signal is unknown.例文帳に追加

入力映像信号のフォーマットが未知である場合においても、水平同期信号を元にドットクロックを生成して入力映像信号を再生するための処理を効率良く行う。 - 特許庁

An A/D converter 8 converts the reproduced analog EFM signal 5 generated by the RF amplifier 4 into multibit digital data as instructed by a decoding section 13 in synchronization with the EFM clock 7.例文帳に追加

Ａ／Ｄ変換器８は、ＲＦアンプ４で生成された再生アナログＥＦＭ信号５をＥＦＭクロック７に同期して、デコーダ部１３の指示する通りの多ビットデジタルデータへ変換する。 - 特許庁

To provide a multi-input data synchronization circuit that synchronously extracts input data from an asynchronous duplex circuit and avoids missing of data on the basis of a slight difference between clock frequencies of both systems.例文帳に追加

非同期２重化回路からの入力データを同期して取り出す多入力データ同期回路において、両系のクロック周波数の微差に基づくデータの欠落を回避する。 - 特許庁

The slave synchronizer 20 multiplexes a frame pattern signal on a received network synchronization clock signal and performs code rule conversion before transmitting a signal to the line data receiver 3 in the electronic exchange 2.例文帳に追加

従属同期装置２０は、受信した網同期用クロック信号にフレームパターン信号を多重化し、符号則変換して電子交換機２内の回線データ受信装置３へ送信する。 - 特許庁

To resolve an unstable operation like the divergence of the tap coefficient of an automatic equalizing circuit or a slow convergence of the tap coefficient in the period before clock synchronization at the tine of reproduction start.例文帳に追加

再生開始時のクロックが同期するまでの期間において、自動等化回路のタップ係数が発散したり、タップ係数の収束が遅くなるという不安定動作を解消する。 - 特許庁

At this time, by monitoring the position of the synchronizing buffer 36 while defining the half position of the synchronizing buffer 36 as a reference position, clock synchronization between the client 30 and the server 10 can be performed.例文帳に追加

このとき、同期化バッファ36の半分位置を参照位置として同期化バッファ36の位置を監視することにより、クライアント30とサーバ10との間のクロック同期を行うことができる。 - 特許庁

When this clock synchronization circuit is applied to the respective plural programs, the error of counting the time of passing through the device and re-stamping the PCR value of the PCR packet is not generated.例文帳に追加

複数の番組それぞれに対しこのクロック同期回路を適用すると装置内を通過する時間を計ってＰＣＲパケットのＰＣＲ値を再スタンピングする誤差が生じない。 - 特許庁

The phase synchronization circuit is provided with a reset pulse generator 10, that generates a reset pulse on the basis of a change in a clock-switching signal 107 and resets a phase comparator 9, on the basis of the reset pulse.例文帳に追加

クロック切替信号１０７の変化に基づいてリセットパルスを発生するリセットパルス発生器１０を備え、リセットパルスに基づいて位相比較器９をリセットするように構成した。 - 特許庁

A first address signal, a second address signal and a first data mask signal, to be supplied to an address terminal, are successively received by an address input circuit respectively in synchronization with a transition edge of a clock signal.例文帳に追加

アドレス入力回路は、アドレス端子に供給される第１アドレス信号、第２アドレス信号および第１データマスク信号を、クロック信号の遷移エッジにそれぞれ同期して順次受ける。 - 特許庁

To provide a method and a system to establish synchronization of channels between a transmitter and a receiver connected by channels capable of carrying out accurate clock extraction and channels incapable of that.例文帳に追加

正確なクロック抽出が可能なチャネルと不可能なチャネルとによって接続された送信器および受信器の間で両チャネルの同期を確立する方法およびシステムを提供する。 - 特許庁

To provide a clock synchronization system capable of minimizing the audio output time difference between receiving devices by eliminating variation of a delay time of audio of the audio transmission system.例文帳に追加

音声伝送システムにける音声の遅延時間の伸縮を排除し、受信装置間での音声出力時間差を最小限に抑えることが可能なクロック同期システムを提供する。 - 特許庁

To provide a method and system to establish synchronization of channels between a transmitter and a receiver connected by channels capable of carrying out accurate clock extraction and channels incapable of that.例文帳に追加

正確なクロック抽出が可能なチャネルと不可能なチャネルとによって接続された送信器および受信器の間で両チャネルの同期を確立する方法およびシステムを提供する。 - 特許庁

To provide communication equipment and a communication method capable of easily acquiring/tracking a synchronization clock between a transmitter and a receiver and easily performing the frequency tuning in the case of radio communication.例文帳に追加

送信機・受信機間で同期クロックの捕捉・追尾を容易にでき、且つ、無線通信の場合にはその周波数同調も容易にできる通信装置および通信方法を提供する。 - 特許庁

To maintain synchronization with other media data while sending a specific kind of media data synchronously with a transmission line clock even in the case that the transmission band of multimedia data to be transmitted is made narrower than desired.例文帳に追加

送信すべきマルチメディアデータの伝送帯域が所望の帯域より小さくなっても、伝送路クロックに同期して特定種類のメディアデータを送りつつ他のメディアデータとの同期を保つ。 - 特許庁

To provide a synchronous serial communication abnormality checking method for enhancing reliability in serial communication to be performed by clock synchronization by determining an abnormality which is not detected by parity check.例文帳に追加

パリティチェックでは検出できない異常を判断して、クロック同期で行うシリアル通信の確実性を向上させる同期シリアル通信の異常チェック方法を提供すること。 - 特許庁

A reference clock CLK and a vertical synchronization signal VD for generating horizontal transfer pulses, etc. generated in a video processor 3 are output to a connector 9 of the electronic endoscope 2.例文帳に追加

ビデオプロセッサ３で生成された水平転送パルス等を生成するための基準クロックＣＬＫ及び垂直同期信号ＶＤは電子内視鏡２のコネクタ９に出力される。 - 特許庁

The full signal generating circuit 14 and the empty signal generating circuit 15 directly output full signals and empty signals when they are generated, and carry out clock synchronization when released.例文帳に追加

フル信号生成回路１４及びエンプティ信号生成回路１５はフル信号やエンプティ信号をそれが生成される時に直接出力し、解除される時にクロック同期させる。 - 特許庁

A synchronous device 2A receives a signal from a reference timing transmitter E and received by a synchronous antenna 5A to establish synchronization with respect to a reference timing and to generate a synchronous symbol clock.例文帳に追加

同期装置２Ａは同期用アンテナ５Ａから受信される基準タイミング送信装置Ｅからの信号を入力して基準タイミングに対して同期を確立し、同期シンボルクロックを作成する。 - 特許庁

An analog/digital conversion circuit 104 converts an analog sensor signal Ssnc into a digital sensor signal Dsnc, in synchronization with the sampling clock CKsp from a sampling phase adjustment circuit 100.例文帳に追加

アナログ／デジタル変換回路１０４は、サンプリング位相調整回路１００からのサンプリングクロックＣＫｓｐに同期してアナログセンサ信号Ｓｓｎｃをデジタルセンサ信号Ｄｓｎｃに変換する。 - 特許庁

When an interrupt handler corresponding to a clock is started by a time-synchronization interrupt signal, packets are executed sequentially in the handler by referring to a previously reserved memory region.例文帳に追加

クロック４に対応する割込みハンドラが時刻同期割込み信号によって起動すると、そのハンドラの中では、予め予約されたメモリ領域を参照し、パケットを順番に実行する。 - 特許庁

The predetermined time is set to the sum of the delay time of the first delay circuit 13 of a phase synchronization loop for generating a clock CLK for identifying and reproducing timing by the D flip-flop 12 of a clock/data-reproducing circuit 22 and the delay time of a second delay circuit 14.例文帳に追加

前記所定時間は、前記クロック・データ再生回路２２のＤフリップフロップ１２による識別再生タイミング用のクロックＣＬＫを生成する位相同期ループの第１の遅延回路１３の遅延時間と第２の遅延回路１４の遅延時間との和に設定する。 - 特許庁

To solve the problem that in a communication system in which data is transmitted and received in synchronization with a clock signal, a peripheral device cannot transfer data to a host device when the host device stops outputting the clock signal and thus the peripheral device cannot promptly transmit an interrupt request to the host device.例文帳に追加

クロック信号に同期してデータ送受信を行う通信システムでは、ホスト装置がクロック信号の出力を停止すると、周辺装置からホスト装置へデータ転送ができず、周辺装置からホスト装置へ割込み要求を速やかに伝えることができない。 - 特許庁

The mode of the packet transmission is shifted from an initial asynchronous state to a synchronous state, where the reception confirmation signal of the central station is transmitted in synchronization with a periodic clock pulse, and the terminal station generates a clock signal synchronized with the received reception confirmation signal.例文帳に追加

中央局の受信確認信号は、周期的なクロックパルスに同期して送信し、端末局は受信した受信確認信号に同期したクロック信号を生成し、当初の非同期状態から同期状態でパケット送信を行う形態に移行する。 - 特許庁

A clock-timing extraction circuit 10 variably sets a frequency- dividing ratio, based on the transmission rate of an input signal, performs phase synchronization control, so that the phase difference between the input signal and an oscillation output is constant, and tracts a clock timing according to the transmission rate.例文帳に追加

クロックタイミング抽出回路１０は、入力信号の伝送レートにもとづいて、分周比を可変的に設定して、入力信号と発振出力との位相差が一定になるように位相同期制御を行い、伝送レートに応じたクロックタイミングを抽出する。 - 特許庁

Each blade server module has a reference clock distribution unit mounted on the back plane and adapted to distribute reference clocks and by switching reference clocks by a clock distribution circuit inside each blade server module, synchronization of reference clocks for SMP coupled blade server modules can be established.例文帳に追加

各ブレードサーバモジュールに基準クロックを分配できる基準クロック分配ユニットをバックプレーンに搭載し、各ブレードサーバモジュール内部のクロック分配回路によって基準クロックを切り換えることで、ＳＭＰ結合したブレードサーバモジュールの基準クロックの同期化を可能とする。 - 特許庁

To realize a low jitter operation in a PLL or a DLL circuit by properly detecting the synchronization of two signals, a reference clock signal and a clock signal to be compared therewith, with a phase differential signal being continuously output by a phase comparator which compares the phases of these two signals.例文帳に追加

基準クロック信号と比較対象となるクロック信号の両者の位相を比較する位相比較器から位相差信号が出力され続けるＰＬＬ回路又はＤＬＬ回路にあって、両信号の同期を適切に検出して低ジッタ動作を実現する。 - 特許庁

To provide a clock synchronizing logic circuit for realizing synchronization with a clock signal generated in an oscillation circuit with a single frequency capable of solving or reducing the generation of any EMI noise having a peak with the fundamental frequencies of oscillation as a source.例文帳に追加

単一の周波数の発振回路で生成したクロック信号で同期をとったロジック回路は、発振の基本波周波数を源とするピークを有するＥＭＩノイズが発生するという課題を解決又は軽減するクロック同期型ロジック回路を提供する。 - 特許庁

A shift register 100R generates a plurality of delay clocks CC1, CC2, ..., by sequentially shifting a function clock CKa having the same frequency as the sampling frequency in synchronization with a multiplication clock CKx, having a frequency higher than the sampling frequency.例文帳に追加

シフトレジスタ１００Ｒは、サンプリング周波数よりも高い周波数を有する逓倍クロックＣＫｘに同期してサンプリング周波数と同一の周波数を有する動作クロックＣＫａを順次シフトさせることにより、複数の遅延クロックＣＣ１，ＣＣ２，・・・を生成する。 - 特許庁

Even if differences are generated in the amount of delay in the clock signals caused by the wiring of clock wirings 64 to 70, the delay is adjusted for each internal circuit and operations of synchronization circuits 74, 78, 82 and 86, which are included in the circuits 54 to 60, respectively, are improved.例文帳に追加

クロック配線６４〜７０の引き回しによってクロック信号の遅延量に差が生じても内部回路ごとに異なる調整をすることができ、内部回路５４〜６０にそれぞれ含まれる同期回路７４，７８，８２，８６の動作を改善することが可能となる。 - 特許庁

In the driving circuits of the respective stages, the control data inputted from the previous stage is held in a first data holding means in synchronization with a clock signal CLK and further the data held in the first data holding means is held in a second data holding means in synchronization with a latch signal XLAT.例文帳に追加

各段の駆動回路では、前段より入力される制御データが、クロック信号ＣＬＫに同期して第１のデータ保持手段に保持され、さらに第１のデータ保持手段の保持データが、ラッチ信号ＸＬＡＴに同期して第２のデータ保持手段に保持される。 - 特許庁

When a signal synchronization circuit 5 receives an external command signal A, the signal synchronization circuit 5 synchronizes the external command signal A by using a trailing edge of a vertical synchronizing signal of an image pickup camera 1 for a clock to provide a recording command signal with a pulse width equivalent to one frame period to a buffer memory 2.例文帳に追加

信号同期化回路５に外部指令信号Ａが入力されると、信号同期化回路５は、撮像カメラ１の垂直同期信号の立下りエッジをクロックに用いて外部指令信号Ａに同期をかけて、一フレーム期間相当のパルス幅の記録指令信号をバッファメモリ２に送る。 - 特許庁

A method of operating a display device comprising an internal clock for use with 3D glasses having left and right shutters comprises: detecting a 3D synchronization signal for the display device corresponding to a display frame; and determining an actual time value for the clock of the display device if the 3D synchronization signal for the display device is detected.例文帳に追加

左シャッタおよび右シャッタを有する３Ｄ眼鏡と共に用いられる内部クロックを含む表示装置を作動させる方法に、表示フレームに対応する前記表示装置用の３Ｄ同期信号を検出するステップと、前記表示装置用の前記３Ｄ同期信号が検出された場合、前記表示装置の前記クロックの実際の時間値を決定するステップと、を含ませる。 - 特許庁

This pseudo satellite signal transmission device in one embodiment for transmitting a navigation signal includes: four or more pseudo satellites for generating and outputting a pseudo satellite code for navigation; antennas for transmitting signals outputted from each pseudo satellite corresponding to each pseudo satellite respectively; and one clock for synchronization for providing a clock for synchronization to each pseudo satellite.例文帳に追加

本発明の一実施形態による装置は、航法信号を送信するための疑似衛星信号送信装置で、航法用疑似衛星コードを生成して出力する４個以上の疑似衛星と、前記各疑似衛星から出力された信号を前記各疑似衛星と各々対応されて送信するアンテナと、前記各疑似衛星に同期用クロックを提供する１つの同期用クロックを含む。 - 特許庁

This semiconductor device 10 is equipped with the CDR (Clock Data Recovery) circuit 16 which performs clock data recovery for serial data 4 input in synchronization with a spectrum spread clock, and a frequency follow-up control circuit 15 for controlling a frequency band width which can be followed up in the CDR circuit.例文帳に追加

本発明による半導体装置１０は、スペクトラム拡散クロックに同期して入力されるシリアルデータ４に対しクロックデータリカバリを実行するＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路１６と、ＣＤＲ回路において追従可能な周波数帯域幅を制御する周波数追従制御回路１５とを具備する。 - 特許庁

A receiver 2 of the clock abnormality detection system periodically reads in a signal received from a transmitter 1 by serial communication (start-stop synchronization), and when the bit value read in immediately after a delimiter of each bit differs from that read in immediately before the next delimiter, a clock abnormality detector 23 determines it as clock abnormality, and outputs a warning.例文帳に追加

クロック異常検知システムの受信機２は、送信機１から送信されたシリアル通信（調歩同期）で受信した信号を周期的に読み込み、各ビットの区切りの直後に読み込んだビット値がその次の区切りの直前に読み込んだビット値と異なる場合、クロック異常検知装置２３はクロック異常と判定して警報を出力する。 - 特許庁

To provide a reference clock recovery method, a packet multiplex device, a packet separation device and transmission system, which allow synchronization of a plurality of decoders of the reception side with STCs of each encoder of the transmission side in a single clock recovery section when a plurality of kinds of signals distributed from the transmission side having one reference clock are received on the reception side.例文帳に追加

一つの基準クロックを有する送信側から配信された複数の種類の信号を受信側で受信する際に、単一のクロック復元部で受信側の複数の復号器が送信側の各符号器のＳＴＣと同期可能である基準クロック復元方法、パケット多重装置、パケット分離装置及び伝送システムを提供することを目的とする。 - 特許庁

Differential value of the period of the predetermined number of cycles of an input clock signal from an expected value of the number of cycles of an output clock signal is calculated in each of a plurality of frames; timing correction is performed based on the differential value during the vertical blanking period of a next frame; and then the pixel data is read from the buffer to be output, in synchronization with an output clock signal.例文帳に追加

それぞれのフレームにおいて、入力クロック信号の所定のサイクル数の期間の出力クロック信号のサイクル数の期待値との差分値を算出し、次のフレームの垂直ブランキング期間に差分値にもとづいたタイミングの補正を行ってから、出力クロック信号に同期してバッファから画素データを読み出して出力する。 - 特許庁

A terminal station device detecting a fault informs a succeeding terminal station device of the occurrence of the fault via a normal transmission line, uses a self-running clock signal for a subordinate clock signal, the terminal station device receiving this notice selects the subordinate synchronization using the clock signal extracted from the normal transmission line and informs its succeeding terminal station device about the occurrence of the fault.例文帳に追加

障害を検出した端局装置では、正常伝送路を介して次の端局装置へその旨を通知すると共に、従属クロック信号を自走状態とし、この通知を受けた端局装置では、正常伝送路からの抽出クロック信号により従属同期動作に切替え動作する共に、次の端局装置へ障害通知を行う。 - 特許庁

When the multiplexing data, where one kind or a plurality of kinds of data, including the video data are multiplexed, are reproduced, a reference clock is initialized by the decode start time information of the video data, when the automatic count-up of the reference clock is started; and decode start time is compared with the time of the reference clock for controlling the synchronization of the decode of a decoding means.例文帳に追加

ビデオデータを含む１種類のデータ又は複数種類のデータを多重化した多重化データを再生するとき、基準時計の自動カウントアップを開始する際に、基準時計をビデオデータのデコード開始時刻情報で初期化すると共に、デコード開始時刻と基準時計の時刻とを比較して復号化手段のデコードの同期を制御する。 - 特許庁

This memory device includes a command decoder for generating a power-down signal responding to a power-down command, a mode register for storing power-down exit information, a clock synchronization circuit such as a DLL (delayed locked loop) or PLL (phase locked loop) circuit for generating an internal clock signal synchronized with an external clock signal, and a control part for controlling the DLL or PLL circuit.例文帳に追加

メモリ装置はパワーダウン命令に応答してパワーダウン信号を発生する命令デコーダと、パワーダウン脱出情報を貯蔵するモードレジスタと、外部クロック信号に同期される内部クロック信号を発生するＤＬＬまたはＰＬＬ回路のようなクロック同期化回路と、ＤＬＬまたはＰＬＬ回路を制御する制御部とを含む。 - 特許庁

The synchronization circuit comprises a redundantly coding part for converting a multi-bit input data, which is synchronized with a first clock, to a redundant code in which the Hamming distance becomes 1; a redundant code synchronizer for synchronizing the redundant code with a second clock; and a decoder for decoding the redundant code synchronized with the second clock into the multi-bit data.例文帳に追加

同期化回路は、第１クロックに同期化された多ビットの入力データを、ハミング距離が１となる冗長符号に変換する冗長符号化部と、前記冗長符号を第２クロックで同期化する冗長符号同期化部と、前記第２クロックで同期化された冗長符号を、前記多ビットのデータに復号する復号化部とを備える。 - 特許庁