「clock synchronization」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

To provide a voice decoding device which can suppress deterioration in voice quality, specially, generation of a click sound by sample insertion/extraction processing as much as possible even in case of a failure in clock synchronization between transmission and reception sides, and can easily realize long-time transmission of a continuous voice.例文帳に追加

送受信側でクロック同期がとれない場合であっても、音声品質の劣化、特にサンプル挿抜処理によるクリック音の発生を極力抑えることができ、且つ長時間の連続音声の伝送を簡便に実現することができる音声復号装置を提供する。 - 特許庁

These units are operated by the power saving mode in the absence of the touch, and a power source is not supplied to a portion of a signal reading unit, due to which the electric power consumption can be reduced and since the units operate in synchronization with a clock signal having a low frequency, the electric power consumption can be further reduced.例文帳に追加

本発明によれば、接触がなければ節電モードで動作して信号読取部の一部に電源を供給しないことによって、電力消費を減らすことができ、低い周波数を有するクロック信号に同期して動作するためにさらに消費電力を減らすことができる。 - 特許庁

When the own image processor is the master (Y in step S501), or when the master acquisition is successful (Y in step S503), the setting of the own image processor is taken as the master to clock the setting of a master of the own image processor (step S505), and synchronization/retrieval processing of data is started (on and after step S506).例文帳に追加

自画像処理装置がマスターであった場合（ステップＳ５０１のＹ）、あるいは、マスター獲得に成功したときは（ステップＳ５０３のＹ）、自画像処理装置の設定をマスターにして、自画像処理装置のマスターの設定をロックして（ステップＳ５０５）、データの同期・検索処理に入る（ステップＳ５０６以下）。 - 特許庁

The phase synchronization circuit 3 is provided with a reset pulse circuit 11 and a frequency divider circuit 12, and the reset pulse circuit 11 receives one data signal B2 among data signals B synchronously with a 1st clock signal A outputted from the data transmitter 1 and used for a reference and outputs a reset pulse D to the frequency divider circuit.例文帳に追加

位相同期回路３にリセットパルス回路１１と分周回路１２とを設け、リセットパルス発生回路１１でデータ送信装置１が出力する基準となる第１のクロック信号Ａに同期した複数のデータ信号Ｂの１つＢ２を受信して分周回路にリセットパルスＤを出力する。 - 特許庁

Also, the fault detection circuit 14 measures a period (fault state period) where the operation state of the drive circuit 12 is abnormal in synchronization with a clock signal CLK2 from a CR oscillator 15, and outputs a fault detection signal Sa when the fault state period reaches a fault detection period (predetermined period).例文帳に追加

また、異常検知回路１４は、ＣＲ発振器１５からのクロック信号ＣＬＫ２に同期して駆動回路１２の動作状態が異常である期間（異常状態期間）を計測し、その異常状態期間が異常検知期間（予め定められた期間）に到達すると異常検知信号Ｓａを出力する。 - 特許庁

This invention provides a method for employing the hitless switching circuit that takes clock, local, frame synchronization between the active system and the standby system and enabling a switching control panel to deviate a switching timing outputted between the active system and the standby system, thereby switching the active transmitter into the standby transmitter, without having to freeze video signal.例文帳に追加

本発明によるヒットレス切替回路は、現用系と予備系のクロック、ローカル、フレーム同期を取ることと、切替制御盤から現用系と予備系に出力する切替タイミングをずらすことによって、映像信号をフリーズすることなく、送信装置を現用系から予備系に切り替えるが可能となる方法を提供する。 - 特許庁

An evaluation value obtained by dividing delayed signals by the vector value of a synchronous symbol, taking the differences between two adjacent quotients and summing up the differences or an evaluation value denoting the degree of concentration of the delayed signals onto a mean reception vector is compared with a preset threshold, and the timing of a sampling clock whose evaluation value is smaller than the preset threshold is used for a synchronization detection timing.例文帳に追加

遅延信号を同期シンボルのベクトル値で除算した値と隣接出力値との減算値を加算した評価値、あるいは遅延信号の平均受信ベクトルへの集中度合いを評価値とし、予め設定した閾値と比較し、閾値より評価が小さくなるサンプリングクロックのタイミングを同期検出タイミングとする。 - 特許庁

A network management unit 10 supplies path control information in advance to node units 20 being components of an ATM network before a designated time comes, each node unit can increment the time synchronously with a network synchronization clock, select path control information whose time reaches a designated time and autonomously execute the path connection control.例文帳に追加

網管理装置１０からＡＴＭ網を構成する複数のノード装置２０に、指定時刻になる前に予めパス制御情報を供給しておき、各ノード装置が、網同期クロックに同期して現在時刻を刻み、指定時刻に達したパス制御情報を選択して、自律的にパスの接続制御を実行する。 - 特許庁

The controlling flip-flop 3 can be configured so as to beset to perform operation to toggle the data output in synchronization with the clock by an external control signal and a macro mode switching signal supplied to an external control input 51 and a macro test mode switching input 53 provided separately from a data input 52.例文帳に追加

制御用フリップフロップ３は、データ入力５２とは別に設けられた外部制御入力５１及びマクロテストモード切換入力５３に供給される外部制御信号及びマクロモード切換信号により、そのデータ出力を前記クロックに同期してトグルする動作を行うように設定可能であるように構成されている。 - 特許庁

The third controller 513 locates a pixel position from a horizontal coordinate specified by horizontal coordinate specifying means 541 and a vertical coordinate specified by vertical coordinate specifying means 542, and controls an output from the light source 411 based on the pixel data corresponding to the pixel position in synchronization with a clock signal.例文帳に追加

第３の制御部５１３は、水平座標特定手段５４１により特定された水平座標と垂直座標特定手段５４２により特定された垂直座標とで画素位置を特定して、この画素位置に対応付けられた画素データに基づいて光源４１１の出力をクロック信号に同期して制御する。 - 特許庁

Also, at the time of switchover processing to the normal mode, after power voltage is stabilized following the initialization of the CPU 1 in the process of power voltage rising, on confirming clock synchronization for synchronizing each circuit provided in its own-unit, the power saving controller decides the own-unit is in an operable condition.例文帳に追加

通常モードに切り替える処理の際にも、省電力制御部は、電源電圧の立ち上がりの過程において、ＣＰＵ１を初期化して電源電圧が安定後、自装置が有する各回路の同期を取るためのクロックが同期していることを確認すると、自装置が動作可能な状態であると判断する。 - 特許庁

To provide a signal transmission system which can be released from constraints of a setup/hold time at a receiver side without the need for a complicated synchronization circuit such as a PLL circuit for a logic circuit at the receiver side when a logic data signal synchronized with a clock signal is transmitted from one logic circuit to the other between the two logic circuits.例文帳に追加

２つの論理回路間で、一方から他方へクロック信号に同期した論理データ信号を伝送する場合に、受信側の論理回路に、ＰＬＬ回路のような複雑な同期回路を必要とすることなく、受信側のセットアップ／ホールド時間の制約から逃れることができる信号伝送システムを提供する。 - 特許庁

Two systems 100 are respectively provided with a CPU sub-system 110 operating in the same timing by clock step synchronization between their own systems, an IO sub-system 120 connected to this, an FT controller 130 connected between them and a cross link 140 for connecting their own systems through the FT controller 130.例文帳に追加

２つのシステム１００は、自他システム間でクロックステップ同期により同じタイミングで動作するＣＰＵサブシステム１１０と、これに接続されるＩＯサブシステム１２０と、両者間に接続されるＦＴコントローラ１３０と、ＦＴコントローラ１３０を介して自他システム間を接続するクロスリング１４０とを有する。 - 特許庁

A clock generating circuit is constituted of a periodic information extraction circuit, a reference signal generating circuit, and a PLL circuit, the periodic information extraction circuit extracts an average period of the wobble signal, and the reference signal generating circuit generates a reference signal of the above average period carrying out phase synchronization with the reference phase signal.例文帳に追加

クロック生成回路を周期情報抽出回路と基準信号生成回路とＰＬＬ回路で構成し、周期情報抽出回路がウォブル信号の平均周期を抽出し、基準信号生成回路が基準位相信号に位相同期した上記平均周期の基準信号を生成する。 - 特許庁

The noise filter circuit disclosed herein in order to solve the task above is configured to add a flip-flop to a post-stage of the noise elimination circuit using a delay circuit and adopts a configuration such that the clock signal given to the flip-flop is delayed by a delay time different from that of the noise elimination circuit as a regular signal pulse which is used for the synchronization.例文帳に追加

前記課題を解決するために、本発明によるノイズフィルタ回路は、遅延回路を用いたノイズ除去回路の後段にフリップフロップを追加する構成とし、そのフリップフロップへ入力されるクロック信号をノイズ除去回路とは別時間遅延させた正規の信号パルスとし、これに同期させる構成とした。 - 特許庁

Then, an estimated frequency of the wobble signal to which synchronization is performed out of the identified each oscillation characteristics is set as an approximate center of the frequency region that can be oscillated in the oscillation characteristics, and an oscillation characteristic having a little gain is set to the voltage controlled oscillator 16, thereby the clock being generated.例文帳に追加

そして、この同定された各発振特性のうち、同期の対象とするウォブル信号の想定される周波数がそれら発振特性において発振可能な周波数範囲の略中心となって且つ、ゲインのより小さい発振特性が前記電圧制御発振器１６に設定されてクロックの生成が行われる。 - 特許庁

The JTAG test system includes a test data collection section 3 for collecting test data in synchronization with a clock with a TAP controller, and a JTAG analysis software processing section, and has a TAP state analysis processing section for performing TAP state analysis between the TAP controller 1 and the collection section 3.例文帳に追加

TAPコントローラとクロックに同期してテストデータ収集を行うテストデータ収集部とＪＴＡＧ解析ソフトウェア処理実行部とを含むＪＴＡＧテストシステムであって、TAPコントローラとテストデータ収集部の間に、TAPステート解析をリアルタイムで実行するTAPステート解析処理部を設けたことを特徴とするもの。 - 特許庁

When it is known that a calling signal is to be sent to an RT modem, the calling signal identifier of a CO modem is set, a calling signal stand-by command is sent to the RT modem to interrupt the transmission of a pilot tone and the synchronization of a clock frequency with data transmission, and a characteristic parameter for transmitting the momentary data by two modems.例文帳に追加

ＲＴモデムに呼出し信号を送ることが判ったとき、ＣＯモデムの呼出し信号識別子を設定し、ＲＴモデムに呼出し信号待機指令を送り、データ伝送を伴うパイロット・トーンの伝送とクロック周波数の同期化を中断し、２つのモデムで、その瞬時データ伝送用特性パラメータを保存する。 - 特許庁

Thus, the reception characteristic is improved without increasing a fluctuation noise of a received signal and the carrier is generated from the reference clock controlled by the phase difference signal not affected with a fading phase fluctuation so as to easily generate the carrier and synchronization detection is conducted by a simple circuit.例文帳に追加

これにより、受信信号の変動ノイズの増大させずに受信特性を向上させ、また、フェージング位相変動の影響がない位相差信号によって制御された基準クロックから搬送波を生成することで、搬送波の生成が容易となり、簡単な回路で同期検波を行うことができる。 - 特許庁

The audio mixing device includes: a digital adder for adding up a plurality of PDM signals that are respective conversions of a plurality of digital audio signals; a DA converter for DA-converting a digital audio signal output from the digital adder to output an analog audio signal; and synchronization circuits disposed prior to the digital adder to output the plurality of digital audio signals to the digital adder synchronously via the same predetermined synchronization timing clock.例文帳に追加

オーディオミキシング装置は、複数のディジタルオーディオ信号からそれぞれ変換された複数のＰＤＭ信号を加算するディジタル加算器と、上記ディジタル加算器から出力されるディジタルオーディオ信号をアナログオーディオ信号にＤＡ変換して出力するＤＡ変換器と、上記ディジタル加算器の前段に設けられ、複数のディジタルオーディオ信号をそれぞれ、所定の同一の同期化タイミングクロックを用いて互いに同期化して上記ディジタル加算器に出力する同期化回路を備えた。 - 特許庁

The filter/processing apparatus 216 examines the smoothed error signal ERR_PTS and adjusts the audio decompression apparatus 212, such that an audio frame is skipped or repeated, when rough synchronization control is required, or supplies a control signal to an audio time axis 215 to adjust audio processing clock signal frequency, when fine control is required.例文帳に追加

フィルタ／処理装置２１６は、平滑にされた誤差信号ＥＲＲ_ＰＴＳを検査し、粗い同期調節が必要であれば、音声フレームをスキップするかまたは繰り返すように音声復元装置２１２を調整し、細かい調節が必要であれば、音声時間軸２１５に制御信号を供給して、音声処理クロック信号の周波数を調節する。 - 特許庁

The filter/processor 216 inspects the smoothed error signal ERR_PTS and adjusts the audio restoring device 212 so as to skip or repeat an audio frame when rough synchronization control is required, or adjusts a frequency of an audio processing clock signal by supplying a control signal to an audio time axis circuit 215 when fine adjustment is required.例文帳に追加

フィルタ／処理装置２１６は、平滑にされた誤差信号ＥＲＲ_ＰＴＳを検査し、粗い同期調節が必要であれば、音声フレームをスキップするかまたは繰り返すように音声復元装置２１２を調整し、細かい調節が必要であれば、音声時間軸２１５に制御信号を供給して、音声処理クロック信号の周波数を調節する。 - 特許庁

This digital circuit device comprises: a signal pattern generation circuit 1-1 generating a regular cyclic digital signal pattern in synchronization with the clock signal that is a target of disturbance detection; and a signal pattern validity confirmation circuit 1-2 checking whether the cyclic digital signal pattern outputted from the signal pattern generation circuit 1-1 coincides with prescribed regularity or not.例文帳に追加

擾乱検出の対象のクロック信号に同期して規則的なサイクリックディジタル信号パターンを生成する信号パターン生成回路１−１と、信号パターン生成回路１−１から出力されるサイクリックディジタル信号パターンが所定の規則性と合致するかをチェックする信号パターン妥当性確認回路１−２とから成る。 - 特許庁

Each of the arithmetic processing circuits 2, 3 outputs data Da, Db to the other arithmetic processing circuits 3, 2 in synchronization with the clock signal CLK0 upon input of the time-up signals TUPa, TUPb, mutually collates data DATAa, DATAb and outputs alternate signals CMPa, CMPb indicating the collated results to a collation circuit 4.例文帳に追加

演算処理回路２，３は、それぞれ、この計時完了信号の入力を契機に、クロック信号ＣＬＫ０に同期してデータＤａ，Ｄｂを他方の演算処理回路３，２に出力して、データＤＡＴＡａ，ＤＡＴＡｂを互いに照合し、その照合結果を示す交番信号ＣＭＰａ，ＣＭＰｂを照合回路４に出力する。 - 特許庁

In the restart of data transmission, the calling signal identifier of a CO modem is reset to re-command the retransmission of the pilot tone and the synchronization of the clock frequency, a data transmission mode is re- established by using a characteristic parameter retained before, and a group of specific codes in a data stream from the CO modem are searched and detected to synchronize the CO modem and the RT modem.例文帳に追加

データ伝送を再開する場合、ＣＯモデムの呼出し信号識別子をリセットしてパイロット・トーンの再送とクロック周波数の同期化を再指令し、前に保存した特性パラメータを利用してデータ伝送モードを再確定し、ＣＯモデムからのデータストリーム内の特定符号群を探索・検出して、そのＣＯモデムとＲＴモデムを同期させる。 - 特許庁

An apparatus for developing synchronization of a signal of an intermediate layer, such as the transport or multiplex layer of a multi-layered compressed video signal, includes, at the encoding end of a system, a counter 23 that is responsive to a system clock 22, and the counted value is embedded in the signal at the transport layer according to a predetermined schedule by a processor 13.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

An apparatus for generating the synchronization of a signal of an intermediate layer such as the transport layer or multiplex layer of a multi-layered compressed video signal includes a counter 23 capable of responding to a system clock 22 in an encoding terminal of a system, and a count value is embedded in the signal of the transport layer by a processor 13 in accordance with a prescribed schedule.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

A device for generating middle layer signal synchronization such as a transport layer or a multiplex layer for a compressed multilayer video signal includes a counter 23 that responds to a system clock 22 in a system encoding terminal, and a counter value is put into a signal in a transport layer based on a predetermined schedule by a processing unit 13.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

The semiconductor device includes a noise elimination circuit that has a first holding circuit 20 and a second holding circuit 22 for holding values of an input signal IN at a plurality of different timings in synchronization with timings of rise and fall of an internal clock signal ICL generated in the semiconductor device, and that remove a noise of the input signal IN in accordance with the held values.例文帳に追加

半導体装置内部において生成される内部クロック信号ＩＣＬの立ち上がり及び立ち下がりのタイミングに同期して入力信号ＩＮの値を複数の異なるタイミングで保持する第１保持回路２０及び第２保持回路２２を備え、保持された値に応じて入力信号ＩＮのノイズを除去するノイズ除去回路を設ける。 - 特許庁

A clock synchronization serial circuit 5 outputs mask data by as much as the number of times set in a mask register 19 in place of a part of the control data within one control period, thereby stopping the display in a LED display element 6 in this period and controlling gray scale lighting of the LED display element 6 arranged with a plurality of LED elements 26 in a matrix form.例文帳に追加

クロック同期シリアル回路５は、１制御周期内において、マスクレジスタ１９に設定された回数だけマスクデータを制御データの一部に代えて出力することで、当該期間はＬＥＤ表示部６における表示を停止させ、複数のＬＥＤ素子２６をマトリクス状に配置してなるＬＥＤ表示部６を階調点灯制御する。 - 特許庁

An apparatus for developing the synchronization of an intermediate layer of a signal such as a transport layer or a multiplex layer of a multi-layered compressed video signal includes, at the encoding end of the system, a counter 23 which is responsive to a system clock 22, and a count value is embedded in the signal at the transport layer following a prescribed schedule by a processor 13.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

An apparatus for developing synchronization of an intermediate layer of signal such as a transport or multiplex layer of a multilayered compressed video signal includes, at the encoding end of a system, a counter 23 responsive to a system clock 22 and a count value is embedded in the signal at the transport layer according to a prescribed schedule by a processing device 13.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

The filter/processing apparatus 216 examines the smoothed error signal ERR_PTS, and adjusts the audio decompression apparatus 212, such that an audio frame is skipped or repeated, if rough synchronization control is required, or supplies a control signal to an audio time axis 215 to adjust audio processing clock signal frequency, if fine control is required.例文帳に追加

フィルタ／処理装置２１６は、平滑にされた誤差信号ＥＲＲ_ＰＴＳを検査し、粗い同期調節が必要であれば、音声フレームをスキップするかまたは繰り返すように音声復元装置２１２を調整し、細かい調節が必要であれば、音声時間軸２１５に制御信号を供給して、音声処理クロック信号の周波数を調節する。 - 特許庁

A device for generating middle layer signal synchronization such as a transport layer or a multiplex layer for a compressed multilayer video signal in a data transmission apparatus includes a counter 23 that responds to a system clock 22 in a system encoding terminal, and a counter value is put into a signal in a transport layer based on a predetermined schedule by a processing unit 13.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

An apparatus for generating the synchronization of a signal of an intermediate layer such as the transport layer or multiple strata of a multi-layered compressed video signal includes a counter 23 responding to a system clock 22 in an encoding terminal of a system, and a count value is embedded in the signal of the transport layer by a processor 13 according to a predetermined schedule.例文帳に追加

圧縮された多層のビデオ信号のトランスポート層または多重層のような、中間層の信号の同期を発生させる装置は、システムの符号化端末において、システム・クロック２２に応答する計数器２３を含んでおり、計数値は処理装置１３により所定のスケジュールに従ってトランスポート層における信号に詰め込まれる。 - 特許庁

The pulse latch circuit has a master latch circuit ML of power supply interception object inputting data by clock synchronization and latching the data, a slave latch circuit SL of non-power supply interception object latching the data statically, and a data transfer circuit DT for connecting the storage nodes of the master latch circuit and the slave latch circuit selectively such that the data can be transferred.例文帳に追加

パルスラッチ回路は、電源供給遮断の対象とされ、クロック同期でデータを入力してラッチするマスタラッチ回路ＭＬと、電源供給遮断の非対象とされ、データをスタティックにラッチするスレーブラッチ回路ＳＬと、マスタラッチ回路とスレーブラッチ回路の記憶ノードをデータ転送可能に選択的に接続するデータ転送回路ＤＴを有する。 - 特許庁

Time synchronization according to the present techniques includes determining an asymmetry in a propagation delay on the communication link 110 used by a first device 100 and a second device 102 to exchange timing information and incorporating the asymmetry into a determination of a clock offset between the first device 100 and the second devices 102.例文帳に追加

本技法による時間同期化は、タイミング情報を交換するために第１の装置１００及び第２の装置１０２によって使用される通信リンク１１０上の伝播遅延における非対称性を求めることと、この非対称性を、第１の装置１００と第２の装置１０２との間のクロックオフセットの決定に取り入れることと、を含む。 - 特許庁

The precharge data controller 65 decides the gradation value of RGB, reads the precharge current data corresponding to the gradation value using a look-up table 66, receives the input of vertical/horizontal synchronization signals and a clock signal, and controls the precharge drive section 62, by using the control signals SEL 1 and SEL 2 corresponding to the precharge current data.例文帳に追加

予備充電データ制御部６５は、ＲＧＢの階調値を判断し、その階調値に対応する予備充電電流データをルックアップ・テーブル６６で読み取り、垂直/水平同期信号とクロック信号の入力を受けて、予備充電電流データに対応する制御信号ＳＥＬ１、ＳＥＬ２を使用して予備充電駆動部６２を制御する。 - 特許庁

The method for testing a memory by writing and reading test date in and from the memory comprises a comparing step of comparing one of two data continuously read of data sequentially read in synchronization with a clock with another as expected data, and a decision step of deciding a fault of the memory based on a comparison result obtained by the comparison step.例文帳に追加

テストデータをメモリに書き込んで読み出すことでメモリを試験するメモリ試験方法において、クロックに同期して順次読み出されるデータのうち、連続して読み出される２つのデータのうち一方を期待データとして他方と比較する比較ステップと、比較ステップで得られる比較結果に基づいてメモリの不良を判定する判定ステップとを含むように構成する。 - 特許庁

In an output circuit (6) that converts read parallel data into serial data to output the data, among a plurality of serially connected storage circuits operated in synchronization with clock signals for data conversion, a first storage circuit constitutes a storage stage by one latch (33 and 24, 34 and 24), and other storage circuits constitute storage stages by master and slave latches (30, 31, and 32).例文帳に追加

読み出したデータを並列から直列に変換して出力する出力回路（６）における、データ変換を行なうための夫々クロック信号に同期動作する直列された複数の記憶回路のうち、第１の記憶回路は１個のラッチ（３３と２４、３４と２４）によって記憶段を構成し、その他の記憶回路はマスタラッチとスレーブラッチ（３０，３１，３２）によって記憶段を構成する。 - 特許庁

In the loop playback processing in one playback processing task, the CPU 12 outputs each sample after a beat point sample to be a readout position to a sound system 19 one by one in synchronization with a clock signal while shifting the readout position of the sample to a rear beat point sample in sound waveform data every time a beat signal is generated by a beat signal generation part 15.例文帳に追加

１つの再生処理タスクにおけるループ再生処理において、ＣＰＵ１２は、拍信号発生部１５が拍信号を発生するたびに、サンプルの読み出し位置をその音波形データにおける後方の拍点サンプルへとシフトしつつ、読み出し位置となった拍点サンプル以後のサンプルの各々をクロック信号と同期してサウンドシステム１９へ１つずつ出力する。 - 特許庁

The delay monitor 15' sets a delay amount for input signals, based on the input timing of measurement start signals STR and measurement end signals STP in delay measurement mode, and after the delay measurement mode is ended, delays signals CLK outputted form the clock receiver 11 by the delay amount set at the delay measurement mode, and outputs them to the synchronization delay control circuit 12.例文帳に追加

ディレイモニタ１５′は、遅延測定モードのとき、測定開始信号ＳＴＲと測定終了信号ＳＴＰの入力タイミングに基づいて入力信号に対する遅延量が設定され、遅延測定モード終了後は、遅延測定モードの際に設定された遅延量でクロックレシーバ１１から出力される信号ＣＬＫを遅延して上記同期遅延制御回路１２に出力する。 - 特許庁

In the system, when normal transmission of time information 11 by an information means becomes unavailable, the time synchronizing device 1 informs of the effect, and the device 1 secures continuity of time, after the normal transmission of the time information becomes available by a correction clock generation part 8, and the time information 11 is supplied again from the time synchronization device 1 during continuous system operation.例文帳に追加

時刻同期化装置１が、通知手段によって正常に時刻情報１１を送信することができなくなった場合にその旨を知らせ、補正クロック生成部８によって正常に時刻情報を送信することができるようになった後の時刻の連続性を確保し、システムの運用継続中に再び時刻同期化装置１から時刻情報１１の供給を受ける。 - 特許庁

A semiconductor integrated circuit 101 is provided with a current control circuit 51 for inputting/outputting current, in synchronization with a received clock, and a current/voltage conversion circuit 52, which includes a first capacitor C1 that is charged and discharged by the output and the input of current by the current control circuit 51 to output triangular waves, on the basis of a charge potential of the first capacitor C1.例文帳に追加

半導体集積回路１０１は、受けたクロックに同期して電流を入出力する電流制御回路５１と、電流制御回路５１による電流の出力および入力によって充電および放電される第１のキャパシタＣ１を含み、第１のキャパシタＣ１の充電電荷に基づいて三角波を出力する電流／電圧変換回路５２とを備える。 - 特許庁

Or, the pixel data of first video image data in the plurality of video image data are arranged at a pixel data transmission position prescribed in the format, an assignment is made for arranging the other video image data except the first ones at a data transmission position in a blanking period prescribed by the format, and the video image data in the format composited by the assignment are output in synchronization with the pixel clock.例文帳に追加

或いは、複数の映像データの内の、第１の映像データの画素データを、前記フォーマットで規定された画素データ伝送位置に配置し、第１の映像データ以外の他の映像データを、前記フォーマットで規定されたブランキング期間内のデータ伝送位置に配置する割り当てを行い、その割り当てで合成された前記フォーマットの映像データを、画素クロックに同期して出力する。 - 特許庁