「diffusion transistor」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

Phosphorus glass (PSG film) 2 containing phosphorus (P) is formed on an Si semiconductor substrate 1, and the formation of an emitter by diffusion is finished for a transistor to be formed on a bipolar IC.例文帳に追加

Ｓｉ半導体基板１の上に、リン（Ｐ）を含んでいるリンガラス（ＰＳＧ膜）２を形成し、バイポーラＩＣ上に形成すべきトランジスタのエミッタ拡散を終了する。 - 特許庁

Thus, it can effectively suppress the diffusion of Au to an epitaxial layer, and to obtain a heterojunction bipolar transistor capable of maintaining high reliability over a long term.例文帳に追加

これにより、Ａｕのエピタキシャル層への拡散を効果的に抑制して、長期間にわたり高い信頼性を維持できるヘテロ接合バイポーラトランジスタを実現することができる。 - 特許庁

To provide a method for manufacturing a semiconductor device capable of stabilizing an electrical resistance between a capacitor and dopant diffusion region of a transistor low and decreasing the number of processes.例文帳に追加

キャパシタとトランジスタの不純物拡散領域との間の電気抵抗を低く安定化し得て、工程数を削減し得る半導体装置の製造方法の提供。 - 特許庁

A pixel unit 1 is structured with a non-volatile memory transistor MT formed in a p-type well 12 of a silicon substrate 10 to include a floating gate 14 and a control gate 16 and selection gate transistors ST1, ST2 formed in both sides of each memory transistor MT through common use of such memory transistor MT and diffusion layer 17.例文帳に追加

画素ユニット１は、シリコン基板１０のｐ型ウェル１２に形成された、浮遊ゲート１４と制御ゲート１６を持つ不揮発性メモリトランジスタＭＴと、このメモリトランジスタＭＴと拡散層１７を共有して各メモリトランジスタＭＴの両側に形成された選択ゲートトランジスタＳＴ１，ＳＴ２とから構成される。 - 特許庁

To provide a semiconductor device having a bipolar transistor with a structure capable of regulating a base input signal voltage bringing the transistor forming a conductive diffusion region that is different from a base region at the contact part of a base electrode to ON-state and controlling a base current in the case when this is a digital transistor.例文帳に追加

ベース電極のコンタクト部にベース領域と異なる導電形の拡散領域を形成するトランジスタのオンするベース入力信号電圧を調整し得ると共に、これをデジタルトランジスタとする場合に、ベース電流を制御し得る構造のバイポーラトランジスタを有する半導体装置を提供する。 - 特許庁

Thereafter a silicon oxidation film 125 is accumulated, patterning for forming a low resistance diffusion layer for emitter and MOS source/drain taking-out is performed, As+ ion is injected on the emitter part of a bi-polar transistor and the source/drain taking-out part of an NMOS transistor, and BF2+ ion is injected to the source/drain taking-out part of a PMOS transistor.例文帳に追加

その後、シリコン酸化膜１２５を堆積させ、エミッタ及びＭＯＳソース／ドレイン取り出し用の低抵抗拡散層を形成するためのパターンニングを行い、バイポーラトランジスタのエミッタ部とＮＭＯＳトランジスタのソース／ドレイン取り出し部にＡｓ＋イオンを注入し、ＰＭＯＳトランジスタのソース／ドレイン取り出し部にＢＦ２＋イオンを注入する。 - 特許庁

The semiconductor device comprises a transistor formed on a semiconductor substrate 10, and a capacitor connected electrically with the transistor wherein a hydrogen supply film 44 is formed between the transistor and the capacitor and a hydrogen anti-diffusion film 45 is formed between the hydrogen supply film 44 and the capacitor.例文帳に追加

半導体基板１０上に形成されたトランジスタと、トランジスタに電気的に接続されたキャパシタとを有する半導体装置であって、トランジスタとキャパシタとの間に形成された水素供給膜４４と、水素供給膜４４とキャパシタとの間に形成された水素拡散防止膜４５とを有する。 - 特許庁

The gate electrode of the first high-voltage insulated-gate field effect transistor and the gate electrode of the second high-voltage insulated-gate field effect transistor are connected in common over the first element isolation insulating film, and the impurity concentration of the second impurity diffusion layer is higher than that of the first impurity diffusion layer.例文帳に追加

第１の高耐圧絶縁ゲート型電界効果トランジスタのゲート電極と第２の高耐圧絶縁ゲート型電界効果トランジスタのゲート電極とは、第１の素子分離絶縁膜上に跨って共通に接続されており、第２の不純物拡散層の不純物濃度は、第１の不純物拡散層の不純物濃度よりも高い。 - 特許庁

The end of the first semiconductor region 14 is positioned closer to the floating diffusion layer 25 than the end of a gate electrode 20 of the transfer transistor, and the end of the second semiconductor region 15 is positioned at substantially identical position of the end of the gate electrode 20 of the transfer transistor.例文帳に追加

第１の半導体領域１４の端部は、転送トランジスタのゲート電極２０の端部よりも浮遊拡散層２５側に位置し、第２の半導体領域１５の端部は、転送トランジスタのゲート電極２０の端部と略同じ位置である。 - 特許庁

The readout circuit 116 includes a floating diffusion FD electrically connected to the photoelectric conversion layer, a reset transistor 204 which resets a potential of the FD to a reset potential, and an output transistor 205 which outputs a signal corresponding to the potential of the FD.例文帳に追加

読出し回路１１６は、光電変換層と電気的に接続されたフローティングディフュージョンＦＤと、ＦＤの電位をリセット電位にリセットするリセットトランジスタ２０４と、ＦＤの電位に応じた信号を出力する出力トランジスタ２０５とを含む。 - 特許庁

To achieve a semiconductor device including an n channel MIS transistor and a p channel MIS transistor formed on one substrate wherein resistances at a gate electrode and a diffusion layer hardly increase, and to provide its manufacturing method.例文帳に追加

ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが１つの基板に形成された半導体装置において、ゲート電極及び拡散層における抵抗が上昇しにくい半導体装置及びその製造方法を実現できるようにする。 - 特許庁

One end in source and drain diffusion layers for a transistor Tr is connected to a bit line BL and the other end at one end of a ferroelectric capacitor C, and both a gate for the transistor Tr and the other end of the ferroelectric capacitor C are joined with a word line WL.例文帳に追加

強誘電体メモリのセルの構成として、強誘電体キャパシタの一端をワード線に接続することで、従来必要であったプレート線を排除し、ワード線及びビット線のみの制御で書き込み及び読み出しを可能とする。 - 特許庁

To prevent diffusion of boron frame a p-type polysilicon film and penetration through a gate oxide film and to stabilize the characteristics of a P-channel MOS transistor, when polysilicon film is contained in the gate electrode of the P-channel MOS transistor and the polysilicon film coexists with a silicon nitride film.例文帳に追加

ＰＭＯＳのゲート電極７にｐ型ポリシリコン膜５が含まれ、かつ窒化シリコン膜１３と共存する場合に、該ｐ型ポリシリコン膜５からのホウ素の拡散やゲート酸化膜４の突抜けを防止し、ＰＭＯＳ特性を安定化させる。 - 特許庁

A pixel 4 has a floating diffusion FD for receiving charges from a photodiode PD, an amplifier transistor AMP for output of signals according to the voltage potential of the floating diffusion FD, a transfer switch TX for transferring the charges to the floating diffusion from the photodiode PD, a reset switch RES for resetting the voltage potential of the floating diffusion FD, and a selection switch SEL for selecting readout rows.例文帳に追加

画素４は、フォトダイオードＰＤからの電荷を受け取るフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅トランジスタＡＭＰと、フォトダイオードＰＤから前記フローティングディフュージョンに電荷を転送する転送スイッチＴＸと、フローティングディフュージョンＦＤの電位をリセットするリセットスイッチＲＥＳと、読み出し行を選択するための選択スイッチＳＥＬとを有する。 - 特許庁

The PNP bipolar transistor 164 is formed by P-type, N-type, and P-type impurity diffusion regions 122, 126, and 128 that are formed in the direction of the depth of a substrate, and the zener diode 150 is formed by the N-type and P-type impurity diffusion regions 126 and 128.例文帳に追加

ＰＮＰバイポーラトランジスタ１６４は、基板の深さ方向に形成したＰ型、Ｎ型及びＰ型不純物拡散領域１２２，１２６，１２８にて形成され、ツェナーダイオード１５０は、Ｎ型及びＰ型不純物拡散領域１２６，１２８にて形成される。 - 特許庁

The vertical PNP transistor is equipped with a base layer which comprises a first phosphorus injection layer exhibiting its peak concentration at a position deeper than an emitter diffusion layer and a second phosphorus injection layer showing its peak concentration at a position shallower than the emitter diffusion layer, and the width of the base layer is expanded, whereby an Early effect can be restrained.例文帳に追加

エミッタ拡散層より深い位置にピーク濃度を持つ第１のリン注入層７とエミッタ拡散層７より浅い位置にピーク濃度を持つ第２のリン注入層６を有し、ベース幅を広げることにより、アーリー効果を抑制することができる。 - 特許庁

A part where a diffusion layer 1 of a transistor and a basic pattern OP of a gate pattern overlap with each other is computed, patterns of specific width are formed on both the sides of the overlap part, and both the sides of the pattern are extended to outside the diffusion layer 1 to obtain a pattern P3 of the phase shifter.例文帳に追加

トランジスタの拡散層１とゲートパターンの基本パターンＯＰとの重複部分を算出し、重複部分の両側に所定幅のパターンを生成し、前記パターンの両側を拡散層１外まで延長して、位相シフタのパターンＰ３として生成する。 - 特許庁

An npn-type bipolar transistor Bip1 consisting of an epitaxial layer 2, a base diffusion layer 5, a base connection layer 4 and an emitter diffusion layer 6, and a pn-junction diode D1 consisting of the epitaxial layer 2 and an anode layer 3 are formed on a semiconductor substrate 1.例文帳に追加

半導体基板１上に、エピタキシャル層２、ベース拡散層５、ベース接続層４、エミッタ拡散層６からなるｎｐｎ型バイポーラトランジスタＢｉｐ１と、前記半導体基板１上に、前記エピタキシャル層２、アノード層３からなるｐｎ接合ダイオードＤ１とを形成する。 - 特許庁

Each of transistor elements comprises a drain 4 and a source 5 configured with a n-type diffusion layer, a gate 3 formed on a channel region between the drain 4 and the source 5, and the well contact 1 configured of a p-type diffusion layer at a position adjacent to the drain 4.例文帳に追加

各トランジスタ素子は、Ｎ型拡散層により構成されたドレイン４及びソース５と、ドレイン４とソース５との間のチャネル領域上に形成されたゲート３と、ドレイン４に隣接する位置にＰ型拡散層により構成されたウェルコンタクト１とを有する。 - 特許庁

The semiconductor device 100 has a DRAM section 102, including a transistor consisting of a first diffusion layer 108 formed in a silicon substrate 101, a gate electrode 118 formed on the silicon substrate 101, and a second diffusion layer 106 provided on the side opposite to the first diffusion layer 108, while holding the gate electrode 118 in between.例文帳に追加

半導体装置１００は、ＤＲＡＭ部１０２を含み、ＤＲＡＭ部１０２に、シリコン基板１０１内に形成された第１拡散層１０８と、シリコン基板１０１上に形成されたゲート電極１１８と、ゲート電極１１８を挟んで第１拡散層１０８の反対側に設けられた第２拡散層１０６とから構成されるトランジスタを含む。 - 特許庁

To provide a semiconductor device having a TAT(Trench Access Transistor) DRAM cell which does not improperly affect a transistor characteristic and contact opening and is equipped with a structure capable of keeping excellently a dielectric breakdown strength of a diffusion-layer making electrode and gate electrode even with a process variance.例文帳に追加

トランジスタ特性やコンタクト開口性に不都合な影響がなく、かつプロセスばらつきが生じても、拡散層取り出し電極とゲート電極の絶縁耐圧を良好に確保できる構成を備えたＴＡＴ・ＤＲＡＭセルを有する半導体装置を提供する。 - 特許庁

After a transistor composed of a gate electrode 10, a heavily doped diffusion layer 12 and the like is formed on a silicon substrate 1, second wiring 22 electrically connected with the transistor is formed and then a plasma nitride film 23 is formed on the silicon substrate 1.例文帳に追加

シリコン基板１上に、ゲート電極１０及び高濃度不純物拡散層１２等から構成されるトランジスタを形成した後、該トランジスタと電気的に接続する第２の配線２２を形成し、その後、シリコン基板１の上にプラズマ窒化膜２３を形成する。 - 特許庁

A method for manufacturing the semiconductor device comprises a step of forming an epitaxial layer 35a as a base layer of the bipolar transistor, in a state in which a gate electrode 31 of the insulated gate field effect transistor having at least a compound film of a high melting point metal is covered with a diffusion preventive film 57 of the high melting point metal.例文帳に追加

高融点金属の化合物膜を少なくとも含む絶縁ゲート型電界効果トランジスタのゲート電極３１を高融点金属の拡散防止膜５７で覆った状態で、バイポーラトランジスタのベース層としてのエピタキシャル層３５ａを形成する。 - 特許庁

This device comprises a memory cell unit including a memory cell transistor, comprising a layered structure of floating gates (5, 11) and control gates (14), and the selective gate transistor where one side (23) of a source/ drain diffusion layer region is connected to a bit line or a source line and the other side (24) is connected to the memory cell unit.例文帳に追加

浮遊ゲート(5,11)と制御ゲート(14)との積層構造を有するメモリセルトランジスタを含むメモリセルユニットと、ソース／ドレイン拡散層領域の一方(23)がビット線またはソース線に接続され、他方(24)がメモリセルユニットに接続された選択ゲートトランジスタとを具備する。 - 特許庁

In the semiconductor device having the field effect transistor having an SOI structure, the ion-implanted region 11 of the body contact 6 is separated from the active region 2 of the field effect transistor to suppress the diffusion of implanted ions to the active region 2 side.例文帳に追加

ＳＯＩ構造の電界効果トランジスタを有する半導体装置において、前記電界効果トランジスタの活性領域２に対してボディコンタクト部６のイオン注入領域１１を離間させて、注入イオンの活性領域２側への拡散を抑制する。 - 特許庁

To provide such a field-effect transistor having an active layer composed of an oxide semiconductor that is capable of suppressing diffusion of electrode material into the active layer, achieving low electric resistance of the electrode material, and reducing damage to the active layer, and to provide a method of manufacturing the field-effect transistor.例文帳に追加

活性層中への電極材の拡散の抑制、電極材の低電気抵抗化、さらには活性層へのダメージ低減を図ることができる、酸化物半導体からなる活性層を有する電界効果型トランジスタ及びその製造方法を提供すること。 - 特許庁

A plurality of pixels including a photoelectric conversion device PD and a pixel transistor are arranged, and a channel width of a transfer gate 21 in the transfer transistor of the pixel transistors is formed wider on the side of a floating diffusion (FD) region 20 than on the side of the photoelectric conversion device PD.例文帳に追加

光電変換素子ＰＤと画素トランジスタからなる画素が複数配列され、画素トランジスタのうちの転送トランジスタにおける転送ゲート２１のチャネル幅が、前記光電変換素子ＰＤ側よりフローティングディフージョン（ＦＤ）領域２０側で広くして成る。 - 特許庁

In a salicide process, a means for suppressing the progress of salicide reaction in the source drain diffusion layer of the memory transistor is adopted and, thereafter, a metal film is deposited to cause the salicide reaction.例文帳に追加

サリサイド工程において、メモリトランジスタのソース・ドレイン拡散層におけるシリサイド反応の進行を抑制する手段を講じてから、金属膜を堆積してシリサイド反応を起こさせる。 - 特許庁

To easily form a correction pattern effective for preventing the deformation of a gate size occurring in the level difference portion consisting of a boundary between the diffusion region and element separation region of a transistor(TR).例文帳に追加

トランジスタの拡散領域と素子分離領域との境界からなる段差部分に起因したゲート寸法の変形を防止する有効な補正パターンを簡便に生成できるようにする。 - 特許庁

Thus, the impurity diffusion depth variation due to the stress variation in the protective films does not occur and hence the transistor characteristics such as threshold voltage variation does not occur.例文帳に追加

従って、保護膜の応力のばらつきに起因する、不純物の拡散深さのばらつきが発生しなくなり、しきい値電圧のばらつき等のトランジスタ特性のばらつきが生じない。 - 特許庁

For example, in a unit cell UC of the CMOS image sensor, the source of a transfer transistor TG is connected to the anode of a photo diode PD, a drain is connected to a floating diffusion FD.例文帳に追加

たとえば、ＣＭＯＳイメージセンサの単位セルＵＣにおいて、転送トランジスタＴＧのソースはフォトダイオードＰＤのアノードに接続され、ドレインはフローティングディフュージョンＦＤに接続されている。 - 特許庁

Only the MOS transistor 2 proximate to the output terminal 44 is provided with a diffusion layer 60 for extracting a surge current, inputted to the drain 22 from the output terminal 44, into the substrate 10.例文帳に追加

出力端子４４に近接するＭＯＳトランジスタ２のみが、ドレイン２２に出力端子４４から入力されるサージ電流を基板１０内に引き抜く拡散層６０を備えている。 - 特許庁

To provide a thin film transistor that prevents a semiconductor pattern from decreasing in length owing to diffusion of metal ions, a method of manufacturing the same, and a display substrate.例文帳に追加

本発明の一つの目的は、金属イオンの拡散によって半導体パターンの長さが短くなることを防止する薄膜トランジスタ及びその製造方法並びに表示基板を提供する。 - 特許庁

A photodiode device 22 composing one pixel includes, in an area of the photodiode device: a reading gate electrode 23 of a reading transistor; and a floating diffusion part 24 surrounded by the reading gate electrode 23.例文帳に追加

１画素を構成するフォトダイオード２２の領域内に、読み出しトランジスタの読み出しゲート電極２３と、読み出しゲート電極２３に囲まれたフローティングディフージョン部２４とを有する。 - 特許庁

Contact holes 27 and 29 extending to the impurity diffusion layer 18 of the selecting transistor and the polycrystalline silicon film 15 of a select gate shunt part are made in the BPSG films 23 and 39.例文帳に追加

その後、ＢＰＳＧ膜２３、３９内に、選択トランジスタの不純物拡散層１９及びセレクトゲートシャント部の多結晶シリコン膜１５に達するコンタクトホール２７、２９を形成する。 - 特許庁

The lateral double-diffused MOS transistor has a first conductivity type drift region 2 provided on a second conductivity type semiconductor substrate 1, and a body diffusion region 3 formed on the surface thereof.例文帳に追加

第２導電型の半導体基板１上に設けられた第１導電型のドリフト領域２と、その表面に形成された第２導電型のボディ拡散領域３を備える。 - 特許庁

Transistors, word lines 3 and bit lines 6 are formed on a silicon substrate 1 and a conductive plug 5 formed by polysilicon is drawn out from one side of a diffusion layer 15 of each transistor.例文帳に追加

トランジスタとワード線３、ビット線６がシリコン基板１上に形成されており、そのトランジスタの拡散層１５の片側から、ポリシリコンで形成された導電性プラグ５が引き出されている。 - 特許庁

To provide an inverse level shift circuit at a low cost with excellent reliability without using a Pch-DMOS(P-channel Double diffusion Metal Oxide Semiconductor) transistor that is configured on the same semiconductor substrate as a level shift circuit.例文帳に追加

Ｐｃｈ−ＤＭＯＳトランジスタを使用せず、かつ、レベルシフト回路と同一半導体基板上に構成することで低コストで信頼性に優れた逆レベルシフト回路を提供する。 - 特許庁

The total resistance of bit lines is reduced by making the bit line diffusion layer on which no transistor is formed broader in width or higher in concentration in the flat cell type memory cell area of the semiconductor device.例文帳に追加

フラットセル型メモリセル領域にてトランジスタを形成しないビット線拡散層を幅広とするか、または拡散層濃度を高くすることにより、ビット線全体としての抵抗を低くする。 - 特許庁

To provide a thin film transistor for suppressing diffusion of aluminum into oxide semiconductor and etching selectively oxide semiconductor and aluminum oxide.例文帳に追加

アルミニウムの酸化物半導体への拡散を抑えると共に、酸化物半導体と酸化アルミニウムを選択的にエッチングすることが可能な薄膜トランジスタおよびその製造方法を提供する。 - 特許庁

Each of the semiconductor memory 31 and the semiconductor switching element 32 is provided with a field effect transistor having a gate electrode 3, and a pair of source/drain diffusion regions 13 and 13.例文帳に追加

半導体記憶素子３１，半導体スイッチング素子３２はそれぞれ、ゲート電極３と、一対のソース／ドレイン拡散領域１３，１３とを有する電界効果トランジスタからなる。 - 特許庁

To provide a new deep trench(DT) collar process which reduces disturbance of strap diffusion to an array metal oxide semiconductor field effect transistor(MOSFET) of a semiconductor device.例文帳に追加

半導体デバイスのアレイ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に対するストラップ拡散の侵害を低減する、新しいディープ・トレンチ（ＤＴ）カラー・プロセスを提供する。 - 特許庁

In the transistor TrA, the surface of a high-concentration impurity diffusion layer 106 and the bottom of the side wall 105 are positioned to be overlapped with each other when viewed from the main surface direction of the substrate.例文帳に追加

トランジスタＴｒＡにおいて、高濃度不純物拡散層１０６の表面とサイドウォール１０５の底部とは、基板の主面方向から見たときに重なる位置にある。 - 特許庁

The gate G_MT of the memory transistor MT is formed with a MONOS structure on the second body region 106 so as to straddle the second body region 106 and the first impurity diffusion layer 104.例文帳に追加

第２ボディ領域１０６と第１不純物拡散層１０４に跨るように第２ボディ領域１０６上にメモリトランジスタMTのゲート部G_MTをＭＯＮＯＳ構造で形成する。 - 特許庁

A pixel region includes N pieces of pixels each including a photo-diode, a first transfer transistor, a charge storage part and a second transfer transistor; N/2 pieces of floating diffusion parts each shared by neighboring two pixels; N/4 or less pieces of amplification transistors shared by at least two floating diffusion parts neighboring on one line; and N/4 or less pieces of reset transistors.例文帳に追加

画素領域は、フォトダイオードと第１の転送トランジスタと電荷蓄積部と第２の転送トランジスタとをそれぞれ有するＮ個の画素と、隣合う２つの画素で共有されるＮ／２個のフローティングディフュージョン部と、１列に隣合う少なくとも２つのフローティングディフュージョン部で共有されるＮ／４個以下の増幅トランジスタ及びＮ／４個以下のリセットトランジスタとを含む。 - 特許庁