「diffusion transistor」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

A gate electrode 104ab of a driving transistor and a contact hole 109a, reaching an N-type diffusion layer 106b are formed in an interlayer film 108 covering a memory cell and a silicide layer 110, are formed selectively by silicidation, prior of forming a high resistance load thereon by growing polysilicon.例文帳に追加

メモリセルを覆う層間膜１０８に、駆動用トランジスタのゲート電極１０４ａｂと、Ｎ型拡散層１０６ｂに達する接続孔１０９ａを形成し、シリサイデーションを行って選択的にシリサイド層１１０を形成し、その上にポリシリコンを成長して高抵抗負荷を形成する。 - 特許庁

The semiconductor device comprises a transistor formed by a diffusion layer 103 and gate polysilicon 104 that becomes a gate electrode, an element separation region using a LOCOS oxide film 102, net-like gate polysilicon wiring 101 formed at the element separation region, and metal film wiring 105 arranged on the upper layer.例文帳に追加

拡散層１０３とゲート電極となるゲートポリシリ１０４により形成されたトランジスタと、ＬＯＣＯＳ酸化膜１０２を用いた素子分離領域と、素子分離領域に形成された、網目状のゲートポリシリ配線１０１と、この上層に配置された金属膜の配線１０５とを備える。 - 特許庁

Then, source cells SC and drain cells DC are allotted respectively and alternately to the transversal rows and lateral rows of the lattices divided into the shape of the lattice in respective element regions EA, whereby a horizontal type diffusion MOS (LDMOS) transistor is formed in the element region EA.例文帳に追加

そして、それら素子領域ＥＡ内に格子状に区画された各領域に、同格子の縦列および横列についてそれぞれ交互に、ソースセルＳＣとドレインセルＤＣとを割り当てることによって、同素子領域ＥＡ内に横型拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタが形成される。 - 特許庁

To provide a semiconductor device which is stable and reduces the fluctuation or dispersion of characteristics, by suppressing the diffusion of an impurity inside a silicone substrate after compensation ion injection, and preventing the fluctuation of transistor characteristics or element separation characteristics.例文帳に追加

補償イオン注入後の不純物のシリコン基板内での拡散を押さえ、トランジスタ特性や素子分離特性の変動を防止することができ、安定で特性の変動やばらつきの少ない半導体装置を実現することができる半導体装置のコンタクト形成方法の提供を課題とする。 - 特許庁

By raising the gate bias voltage of the transmission transistor and the initial voltage of the floating diffusion node to be more than a supply voltage using the voltage coupling phenomenon of the coupled gate, the capacitance of the photodiode can be increased and the image lag phenomenon can be decreased.例文帳に追加

カップルドゲートの電圧カプッリング現象を用いて伝送トランジスタのゲートバイアス電圧及びフローティング拡散ノードの初期電圧を電源電圧以上に上昇させることでフォトダイオードの容量を増加させることができ、イメージラグ現象を減少させることができる。 - 特許庁

A MOS type transistor for power supply connected to first aluminum (Vcc) 13 which is power supply wiring and first aluminum (Vss) 14 which is ground wiring is formed between polysilicon 11 and a diffusion region 12 and capacitance is formed between the power supply wiring and the ground wiring.例文帳に追加

ポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４とに接続されているＭＯＳ型の電源容量用トランジスタ２２を形成して、電源配線とグランド配線間に容量を形成する。 - 特許庁

To provide a process for fabricating a thin film transistor in which a shallow junction diffusion layer can be formed on the surface layer of a semiconductor thin film and thereby the leak current can be suppressed uniformly by relaxing the electric field at the drain end without providing an LDD region.例文帳に追加

半導体薄膜の表面層に浅い接合の拡散層を形成することが可能で、これによりＬＤＤ領域を設けることなくドレイン端においての電界を緩和してリーク電流を均一に抑えることができる薄膜トランジスタの製造方法を提供する。 - 特許庁

When an electrostatic surge with a positive polarity based upon a ground terminal GND is applied to an input/output pad I/O, a breakdown current Itrig of an n channel MOS transistor NMOS flows from the input/output pad I/O through a p^+ diffusion layer PD1 and a forward diode of an n-well NW1.例文帳に追加

入出力パッドＩ／Ｏに接地端子ＧＮＤに対して正極性の静電サージが印加されると、入出力パッドＩ／ＯからＰ^＋拡散層ＰＤ１−ＮウェルＮＷ１の順方向ダイオードを経由してＮチャネルＭＯＳトランジスタＮＭＯＳのブレークダウン電流Ｉｔｒｉｇが流れる。 - 特許庁

In a salicide formation process, a detecting wiring line 217 for connecting a floating diffusion 203 and a gate electrode 104g of an amplification transistor 104 is formed in the form of a high-melting-point metallic material not reacting with the silicide reaction on a non-silicon surface generated in the salicide formation process.例文帳に追加

サリサイド形成過程において、フローティングディフュージョン２０３と増幅トランジスタ１０４のゲート電極１０４ｇとを接続する検出用配線２１７を、サリサイド形成過程に発生する非シリコン表面上のシリサイド化反応していない高融点金属材料を利用して形成する。 - 特許庁

Thereby, it becomes possible to omit a process to form an interconnection to connect the gate electrode 124 of the first stage transistor 124 of the output circuit 140 and the impurity diffusion region 117 of the FD portion 114 through a contact hole, making it possible to avoid the deterioration of pixel characteristics caused by wiring process.例文帳に追加

これにより、出力回路１４０の初段トランジスタ１２４のゲート電極１２４と、ＦＤ部１１４の不純物拡散領域１１７とをコンタクトホールを介して接続する配線を形成する工程をなくすことができ、配線工程に起因する画素特性劣化を回避することができる。 - 特許庁

To prevent impurities from diffusing into an element isolation insulating film when a blocking insulating film is formed, and to suppress a bird's beak from occurring at a tunnel insulating film due to the diffusion of an oxidant into the element isolation insulating film, thereby preventing transistor characteristics of a memory cell from being deteriorated.例文帳に追加

ブロック絶縁膜の形成に伴う素子分離絶縁膜中への不純物拡散を抑制することができ、且つ素子分離絶縁膜中への酸化剤の拡散に起因するトンネル絶縁膜のバーズビーク発生を抑制することができ、メモリセルのトランジスタ特性の劣化を防止する。 - 特許庁

A DMOS (double diffused metal oxide semiconductor) transistor 23 and the pn junction diode 22a are formed on one SOI layer 13b surrounded by trench separation 15 in a shape that they are insulated electrically by a p-type diffusion layer 20 formed in a state of being levitated electrically on the SOI layer 13b surrounded by the trench separation 15.例文帳に追加

トレンチ分離１５で囲まれた１つのＳＯＩ層１３ｂには、ＤＭＯＳトランジスタ２３と温度検出用ＰＮ接合ダイオード２２ａとが、電気的に浮いた状態で形成されるＰ型拡散層２０によって電気的に絶縁される形で形成されている。 - 特許庁

On each surface side of the plurality of p-type body regions 2, an n-type diffusion region is formed, which is to be a source region 3, and a channel region 8 is formed between the source region 3 and drain region 1, forming a transistor cell.例文帳に追加

そして、複数個のｐ形ボディ領域２のそれぞれの表面側にｎ形の拡散領域が形成されてソース領域３とされ、そのソース領域３とドレイン領域１により挟まれた部分にチャネル領域８が形成されることにより、トランジスタセルが形成されている。 - 特許庁

To control a size of a gate electrode layer in processing and to control a regions of impurity diffusion layers (= a source region, a drain region) in a heat treatment step in particular when having a LDD structure as a gate length shortens with a MOS transistor made fine.例文帳に追加

ＭＯＳ型トランジスタの微細化に伴い、ゲート長が短くなり、特にＬＤＤ構造を有する場合には、加工時におけるゲート電極層の寸法制御性、また、熱処理工程時の不純物拡散層（＝ソース領域、ドレイン領域）の領域を制御することが重要となる。 - 特許庁

To provide a metal wiring which is free from copper diffusion into a silicon containing film and copper corrosion due to a reactive gas such as an ammonia gas when a copper film is used as a metal wiring and the silicon containing films are attached to the copper film, and to provide a thin film transistor and a display device using the same.例文帳に追加

金属配線として銅膜を使用する場合において、その銅膜にけい素含有膜が設けられるとき、けい素含有膜への銅の拡散とアンモニアガスなどの反応ガスによる銅の腐食とを防止し得る金属配線、それを備えた薄膜トランジスタおよび表示装置を提供する。 - 特許庁

To obtain an NROM type memory array of such a structure as adjacent memory units MU share a diffusion bit line interposed between in which generation of a through current path is blocked at the time of reading or writing data simultaneously from or into two memory transistor cells.例文帳に追加

隣接するメモリユニットＭＵがその間にある拡散ビット線を共有する構成であるＮＲＯＭ型メモリアレイにおいて、２個のメモリトランジスタセルを同時に読み出すあるいは書込む場合に貫通電流パスが生じるため本発明は、かかる貫通電流パスの生成を阻止するＮＲＯＭ型メモリアレイを提供することを目的とする。 - 特許庁

For successful operation of the prototype semiconductor integrated circuit, the semiconductor integrated circuit for shipment is manufactured, by forming impurity diffusion region 16P and 16N of transistor in the prescribed region (region comprising only solid line part) which is enclosed by the field oxide film on the semiconductor wafer 15 for shipment.例文帳に追加

試作された半導体集積回路が所望の動作をした場合に、出荷用の半導体基板１５におけるフィールド酸化膜１７に囲まれた所定領域（実線部分のみから成る領域）にトランジスタの不純物拡散領域１６Ｐ、１６Ｎを形成して出荷用の半導体集積回路を製造する。 - 特許庁

Consequently, a dark current is prevented as much as possible from generating from an interface of a gate oxide film 41 of the first transfer MOS transistor 22, and simultaneously the dynamic range of a solid state imaging device is enlarged by using the charges stored in a floating diffusion region FD through the channel 31.例文帳に追加

これにより、第１の転送ＭＯＳトランジスタ２２のゲート酸化膜４１の界面から暗電流が発生するのを可及的に防止することと、経路３１を介してフローティングディフュージョン領域ＦＤに蓄積された電荷を用いて、固体撮像装置のダイナミックレンジを拡大することとを同時に実現する。 - 特許庁

Consequently, a dark current is prevented as much as possible from generating from an interface of a gate oxide film 41 of the first transfer MOS transistor 22, and simultaneously, the dynamic range of a solid-state imaging device is enlarged by using the charges stored in a floating diffusion region FD through the channel 31.例文帳に追加

これにより、第１の転送ＭＯＳトランジスタ２２のゲート酸化膜４１の界面から暗電流が発生するのを可及的に防止することと、経路３１を介してフローティングディフュージョン領域ＦＤに蓄積された電荷を用いて、固体撮像装置のダイナミックレンジを拡大することとを同時に実現する。 - 特許庁

An n-conductivity-type first transistor Q1 formed in a memory region RM on a silicon substrate 1 has: a memory channel region CH1 containing boron; and n-type memory extension regions ET1 and diffusion preventing regions PA1 containing oxygen which are formed below both side walls of a memory gate electrode GE1.例文帳に追加

シリコン基板１上のメモリ領域ＲＭに形成された、ｎ型導電型である第１トランジスタＱ１は、ホウ素を含むメモリ用チャネル領域ＣＨ１と、メモリ用ゲート電極ＧＥ１の両側壁側下に形成された、ｎ型のメモリ用エクステンション領域ＥＴ１および酸素を含む拡散防止領域ＰＡ１とを有している。 - 特許庁

To provide a method of fabricating a reverse-blocking insulated gate bipolar transistor which can reduce the occupation area ratio of an isolation region per chip, which becomes a problem even in the case of a thin wafer (semiconductor substrate) having a thickness of ≤150 μm, which can avoid the tradeoff between an on-voltage characteristic and turn-off loss, and also can reduce diffusion time.例文帳に追加

オン電圧特性とターンオフ損失とのトレードオフを回避できる１５０μｍ以下の薄いウェハ（半導体基板）の場合でも問題となる一チップあたりの分離領域の占有面積比率を小さくすることができ、拡散時間の短縮も図れる逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法の提供。 - 特許庁

In the semiconductor device having an MOS type transistor structure and using the capacity between a gate electrode 23 and an impurity diffusion layer 24 as a varicap, a short channel effect can be utilized by constituting a gate width (GW) formed in a channel region beneath the gate electrode 23 in a multistage.例文帳に追加

本発明の半導体装置は、ＭＯＳ型トランジスタ構造で、ゲート電極２３と不純物拡散層２４間の容量をバリキャップとして用いるものにおいて、前記ゲート電極２３下のチャネル領域に形成されたゲート幅（ＧＷ）を多段階に構成することで、狭チャネル効果を利用することを特徴とするものである。 - 特許庁

In a triple well NMOS transistor 311 having a P well region 22 formed in an N well region 28 and an MOSFET formed in the P well region 22, an impurity diffusion region 29 having an impurity concentration lower than that of an N+ drain region 25 is provided on the N+ drain region 25 side in order to suppress substrate current.例文帳に追加

Ｎウェル領域２８内にＰウェル領域２２が形成され、Ｐウェル領域２２にＭＯＳＦＥＴが形成されたトリプルウェルＮＭＯＳトランジスタ３１１において、Ｎ^+ドレイン領域２５側にＮ^+ドレイン領域２５よりも不純物濃度が低い不純物拡散領域２９を設け、それによって基板電流を抑制する。 - 特許庁

A cell transistor 11 comprises floating gates FG1, FG2 that face each side 13a, 13b of a projection section 13 and diffusion regions 14a, 14b across tunnel dielectrics 16a, 16b, and also face a control gate CG across top dielectrics 17a, 17b and FC-to-FC side dielectrics 18a, 18b.例文帳に追加

セルトランジスタ１１は、凸部１３の各側面１３ａ，１３ｂと拡散領域１４ａ，１４ｂとにトンネル絶縁膜１６ａ，１６ｂを介して対向し、コントロールゲートＣＧとＦＣ間上部絶縁膜１７ａ，１７ｂ及びＦＣ間側部絶縁膜１８ａ，１８ｂを介して対向するフローティングゲートＦＧ１，ＦＧ２を備える。 - 特許庁

The semiconductor storage device is provided with a field effect transistor having a gate electrode 3 formed on the bottom face section 1a of a recessed groove provided on the surface of a semiconductor substrate 1 through a gate insulating film 2 and a pair of source/drain diffusion regions 13 and 13 formed on the portions of the surface 18a of the semiconductor substrate 1 corresponding to both sides of the recessed groove.例文帳に追加

半導体基板１の表面に設けられた凹溝の底面部１ａ上にゲート絶縁膜２を介して形成されたゲート電極３と、その凹溝の両側に相当する半導体基板表面１８ａに形成された一対のソース／ドレイン拡散領域１３，１３とを有する電界効果トランジスタを備える。 - 特許庁

The field effect transistor comprises an N-type epitaxially grown layer 2 provided on a P-type semiconductor substrate 1, a P^+-type isolation diffusion layer 4 provided on the layer 2 of the circumference of the FET forming unit to electrically independently form the FET forming unit, and a P^++-type gate diffused layer 5 provided on the surface side of the layer 2.例文帳に追加

Ｐ型の半導体基板１上にＮ型のエピタキシャル成長層２が設けられ、ＦＥＴ形成部を電気的に独立させるため、ＦＥＴ形成部周囲のエピタキシャル成長層２にＰ^+型の分離拡散層４が設けられ、そのエピタキシャル成長層２の表面側にＰ^++型のゲート拡散層５が設けられている。 - 特許庁

The surface concentration top region 14A of the p-type diffusion region 14 can be made comparatively high in impurity concentration because an opening is provided to a field oxide film 4 avoiding the gate electrode 6 and impurities are diffused by implanting impurity ions through the opening, and a surface leakage current occurring between itself and the source region and drain region of the adjacent MOS transistor can be restrained.例文帳に追加

Ｐ型拡散領域１４の表面濃度頂上領域１４Ａは、ゲート電極６と重ならずフィールド酸化膜４を開孔しイオン打ち込みによって拡散するため、比較的高濃度にすることができ、隣接したＭＯＳトランジスタのソース領域、ドレイン領域との表面リーク電流を抑制できる。 - 特許庁

To provide a semiconductor device and the manufacturing method for suppressing the diffusion to a semiconductor substrate of nitrogen for suppressing the punch-through of conductive impurities introduced into a gate electrode, while suppressing the punch-through to the semiconductor substrate of the conducive impurities and suppressing the deterioration of transistor characteristics.例文帳に追加

ゲート電極中に導入された導電性不純物の半導体基板への突き抜けを抑止しつつ、当該導電性不純物の突き抜けを抑止するための窒素の半導体基板への拡散をも抑止してトランジスタ特性の劣化を抑制することができる半導体装置およびその製造方法を提供する。 - 特許庁

In the semiconductor device having an MOS type transistor structure and using the capacity between a gate electrode 13 and source-drain (diffusion layer 14) as a varicap, an impurity layer is formed in a channel region 15 beneath the gate electrode 13 to have a concentration gradient.例文帳に追加

本発明の半導体装置は、ＭＯＳ型トランジスタ構造で、ゲート電極１３とソース・ドレイン（拡散層１４）間の容量をバリキャップとして用いるものにおいて、前記ゲート電極１３下のチャネル領域１５に形成された不純物層が濃度勾配を有するように形成されていることを特徴とするものである。 - 特許庁

The transistor has a gate oxide film 9 formed on the surface of the silicon wafer, gate electrodes 10 and 11 formed on the gate oxide film and located adjacently to the first and third LOCOS oxide films 4 and 6, and impurity diffusion layers 12 and 13 formed on the silicon wafer under sides of the gate electrodes.例文帳に追加

上記トランジスタは、シリコン基板の表面上に形成されたゲート酸化膜９と、このゲート酸化膜上に形成され第１及び第３のＬＯＣＯＳ酸化膜４、６に隣接して配置されたゲート電極１０、１１と、このゲート電極の側部下のシリコン基板に形成された不純物拡散層１２、１３と、を有する。 - 特許庁

A carbon layer (22) is offset to depart from a gate electrode (15), relative to the tip of a source/drain extension region (18) of a field effect transistor formed in a semiconductor substrate (11); and is positioned to enclose a source/drain impurity diffusion region, in sectional profile.例文帳に追加

半導体基板（１１）に形成される電界効果型トランジスタのソース・ドレインエクステンション領域（１８）の先端に対してゲート電極（１５）から離れる方向にオフセットし、かつ、断面プロファイルでソース・ドレイン不純物拡散領域を取り囲んで位置する炭素層（２２）を有することを特徴とする半導体装置。 - 特許庁

To lower the collector-emitter saturation voltage for an NPN transistor of a semiconductor device by surely connecting an N+ diffusion area as a collector lead-out region to an N+ additional embedded layer formed between 1st and 2nd epitaxial layers.例文帳に追加

半導体装置のＮＰＮトランジスタにおいて、コレクタ導出領域となるＮ^+型拡散領域と第１エピタキシャル層と第２エピタキシャル層との間に形成されるＮ^+型付加埋め込み層とを確実に連結させることで、ＮＰＮトランジスタにおけるコレクタ−エミッタ間飽和電圧を低減させることを目的とする。 - 特許庁

A memory element 1 comprises a field effect transistor element which is composed of two impurity diffusion areas 11, a gate electrode 13, and a gate insulating layer 12 on a p-type silicon board 10; and a variable resistance element which is composed of a lower electrode 19, an upper electrode 21, and a variable resistance layer 20 interposed between the lower and upper electrodes 19, 21.例文帳に追加

メモリ素子１は、ｐ型シリコン基板１０に、２箇所の不純物拡散領域１１とゲート電極１３およびゲート絶縁層１２から構成される電界効果型トランジスタ素子部と、下部電極１９と上部電極２１とで可変抵抗層２０を挟み構成された可変抵抗素子部とからなる。 - 特許庁

For each pixel row, middle voltages Vmid0, Vmid1 and ON voltage Von are successively supplied in that order to a gate electrode of a transfer transistor as a transfer pulse TRG, and signal charges accumulated in the photoelectric conversion element 21 during an accumulation period of one unit are divided into three portions e.g. and transferred to the stray diffusion capacitance 26.例文帳に追加

画素行ごとに、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１およびオン電圧Ｖｏｎをその順番で順次転送トランジスタのゲート電極に転送パルスＴＲＧとして供給し、一単位の蓄積期間中に光電変換素子２１に蓄積された信号電荷を例えば３分割転送にて浮遊拡散容量２６へ転送する。 - 特許庁

A semiconductor device is a p-channel MOS field-effect transistor which comprises a semiconductor substrate, a gate oxide film provided on the semiconductor substrate, a gate electrode provided on the gate oxide film, and two p^+ source/drain diffusion regions formed in an n-well region in the semiconductor substrate, each having a p^- offset region.例文帳に追加

半導体装置は、半導体基板と、半導体基板上に設けられたゲート酸化膜と、ゲート酸化膜上に設けられたゲート電極と、半導体基板内のｎウエル領域に形成され、それぞれＰ^−のオフセット領域を有する２つのＰ^＋のソース／ドレイン拡散領域とを有する、Ｐチャネル型ＭＯＳ電界効果トランジスタである。 - 特許庁

The semiconductor device comprises a protective element region 13 and a memory cell region 12 which are formed separately across an element separation region 14 on a first conductive region 1, a MONOS memory cell formed on the memory cell region 12, a MOS transistor formed on the protective element region 13, and a first conductive diffusion layer 5 formed in the protective element region 13.例文帳に追加

第１導電型領域１上に素子分離領域１４で分離形成された保護素子領域１３およびメモリセル領域１２と、メモリセル領域上に形成されたＭＯＮＯＳ型メモリセルと、保護素子領域上に形成されたＭＯＳ型トランジスタと、保護素子領域に形成された第１導電型拡散層５とを備える。 - 特許庁

To provide a reverse blocking insulated gate type bipolar transistor for reducing the occupation area ratio of the isolation region per chip, which becomes a problem if the thickness of a thin wafer (semiconductor substrate) is equal to 150 μm or less, which can avoid the tradeoff between on voltage property and turn off loss, and also for shortening diffusion time, and its fabrication method.例文帳に追加

オン電圧特性とターンオフ損失とのトレードオフを回避できる１５０μｍ以下の薄いウェハ（半導体基板）の場合でも問題となる一チップあたりの分離領域の占有面積比率を小さくすることができ、拡散時間の短縮も図れる逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法の提供。 - 特許庁

When forming the MOS transistor in the LDD structure including gate sidewalls 14 at both ends of a gate electrode 12 and a salicide layer 16 on the source/drain region, thickness of the gate side walls when forming a deep diffusion layer 13b of the source/drain region is made different from thickness of the gate side walls, when forming the salicide layer 16 on the source/drain region.例文帳に追加

ゲート電極１２の両端のゲート側壁１４およびソース・ドレイン領域上のサリサイド層１６を有するＬＤＤ構造のＭＯＳトランジスタを形成する際、ソース・ドレイン領域の深い拡散層１３ｂを形成する際のゲート側壁の厚さと、ソース・ドレイン領域上にサリサイド層１６を形成する際のゲート側壁の厚さを異ならせる。 - 特許庁

To obtain a highly reliable DRAM hybrid semiconductor device in which a good metal silicide layer capable of suppressing junction leak and channel leak of a transistor is formed on a lightly doped diffusion layer of the source-drain region at a DRAM part, and wiring resistance and contact resistance are reduced by increasing the area of the metal silicide layer.例文帳に追加

ＤＲＡＭ部において、接合リークおよびトランジスタのチャネルリークを抑制できる、良好な金属シリサイド層をソース・ドレイン領域の低濃度拡散層上に形成すると共に、この金属シリサイド層の面積を増大させて、配線抵抗の低減およびコンタクト抵抗の低減を図り、高速で信頼性の高いＤＲＡＭ混載半導体装置を得る。 - 特許庁

A selection transistor includes a gate insulating film 12b provided on a semiconductor substrate 11, polysilicon gate electrodes 13b, 19b provided on a gate insulating film 13b, a conductive barrier layer 30 provided on the polysilicon gate electrode 13b as a barrier against metal diffusion, and a silicide gate electrode 25b provided on the conductive barrier layer 30.例文帳に追加

選択トランジスタは、半導体基板１１上に設けられたゲート絶縁膜１２ｂと、ゲート絶縁膜１３ｂ上に設けられたポリシリコンゲート電極１３ｂ,１９ｂと、ポリシリコンゲート電極１３ｂ上に設けられ、金属の拡散に対してバリアとなる導電性バリア層３０と、導電性バリア層３０上に設けられたシリサイドゲート電極２５ｂとを備えている。 - 特許庁

A high-concentration n-type diffusion layer 116 is formed in an isolation region 115 to reduce collector currents flowing through a parasitic npn transistor 102, thereby providing the drive circuit and the data line driver which improves resistance to noises between adjacent terminals while inhibiting an increase in a chip size, using a normal CMOS process.例文帳に追加

分離領域１１５に高濃度Ｎ型拡散層１１６を設けることにより、寄生ＮＰＮトランジスタ１０２のコレクタ電流を削減することができるので、通常のＣＭＯＳプロセスを用いて、チップサイズを抑制しながら隣接端子間のノイズに対する耐性を向上することのできる駆動回路およびデータ線ドライバを提供することができる。 - 特許庁

Silicide layers 47a and 47b of the MOS transistor of a fuse element 11 are formed on impurity diffusion layers 46a and 46b at a predetermined distance from sidewalls 49a and 49b, respectively, and a silicide layer 47d is formed on the contact area of a gate electrode 44 so as to avoid the area of the gate electrode 44 on the a gate oxide film 43.例文帳に追加

ヒューズ素子１１のＭＯＳトランジスタのシリサイド層４７ａ、４７ｂは、サイドウォール４９ａ、４９ｂからそれぞれ所定の間隔を隔てて不純物拡散層４６ａ、４６ｂ上に形成するとともに、シリサイド層４７ｄは、ゲート酸化膜４３上のゲート電極４４上を避けるようにしてゲート電極４４上のコンタクト領域に形成する。 - 特許庁

In the semiconductor integrated circuit apparatus, a drain D, a gate G, a source S, and a back gate BG in a high-concentration diffusion region are formed in this order, and an insulating gate field effect transistor having a drain output terminal pad is included.例文帳に追加

ドレインＤ、ゲートＧ、ソースＳ及び高濃度拡散領域のバックゲートＢＧが、この順序で形成され、ドレイン出力端子ｐａｄを有する絶縁ゲート電界効果型トランジスタを含む半導体集積回路装置において、バックゲート用に形成された前記高濃度拡散領域の一部分の、ドレイン出力端子ｐａｄが設けられた位置とは反対側のみに金属配線を設ける。 - 特許庁

By the manufacturing method, the amount of the metal catalyst contributing to crystallization is adjusted using the filtering oxide film that makes the diffusion of the metal catalyst difficult, so that the crystal grains in the polycrystalline silicon layer become larger in size due to the adjusted metal catalyst, the amount of the metal catalyst remaining in the polycrystalline silicon layer is minimized, and thus the thin film transistor having superior characteristics is provided.例文帳に追加

金属触媒の拡散が困難なフィルターリング酸化膜を用いて結晶化に寄与する金属触媒の量を調節し、調節された金属触媒によって多結晶シリコン層の結晶粒の大きさを大きく形成し、多結晶シリコン層に残留する金属触媒の量を最小化して特性が優れた薄膜膜トランジスタを製造できる効果がある。 - 特許庁

In crystallizing the amorphous silicon layer by utilizing a SGS method, through the selective irradiation of the laser beam, uniform low concentration diffusion control of the metal catalyst is enabled, and the size of the crystal grain and the position and direction where the crystal grows is regulated to improve the element characteristics, consequently the method for manufacturing the thin film transistor in which a uniform value is obtained is provided.例文帳に追加

ＳＧＳ法を利用して非晶質シリコーン層を結晶化することにおいて、レーザービームの選択的な照射を介して金属触媒の均一な低濃度拡散制御を可能なようにして、結晶粒の大きさ及び結晶が成長する位置、方向を調節して素子特性を向上させて、均一な値を得ることができる薄膜トランジスタの製造方法を提供する利点がある。 - 特許庁