「diffusion transistor」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To provide a thin film transistor which prevents the shortening of semiconductor pattern length by the diffusion of metal ion.例文帳に追加

本発明の一つの目的は、金属イオンの拡散によって半導体パターンの長さが短くなることを防止する薄膜トランジスタを提供する。 - 特許庁

The first transistor 2-1 is disposed on the first impurity diffusion layer 206-10, so as to constitute a portion of the pixels, and is connected to the photodiode 1-1.例文帳に追加

第１トランジスタ2-1は、第１不純物拡散層206-10上に設けられ、画素の一部を構成すると共に、フォトダイオード1-1に接続される。 - 特許庁

To improve the resistance to NBTI (negative bias temperature instability) of a p-type MIS transistor by preventing over-diffusion of fluorine injected into a semiconductor substrate.例文帳に追加

半導体基板に注入したフッ素のアウトディフュージョンを防ぐことにより、ｐ型ＭＩＳトランジスタのＮＢＴＩ耐性を向上させる。 - 特許庁

Therefore, concentration distribution of impurity is also suppressed in the well 10 after thermal diffusion, thereby suppressing fluctuation in the threshold voltage of transistor.例文帳に追加

このため、熱拡散後のウェル１０における不純物の濃度分布もばらつきが抑制され、トランジスタの閾値電圧のばらつきが抑制される。 - 特許庁

To provide a transistor whose bonding capacitance and junction leakage are prevented by preventing a dopant diffusion from a dopant channel layer towards lower directions.例文帳に追加

不純物チャネル層から下方向への不純物拡散を防止することにより、接合容量や接合リークを抑えたトランジスタを提供する。 - 特許庁

To provide a method of manufacturing a bipolar transistor, capable of suppressing misalignment when forming each diffusion region, and reducing variations in electrical characteristics since position accuracy of each diffusion region is high.例文帳に追加

各拡散領域を形成する際のアライメントずれを抑制することができ、各拡散領域の位置精度が高く、電気特性のばらつきを低減することのできるバイポーラトランジスタの製造方法を提供する。 - 特許庁

Further, the magnetic random access memory includes a second selection transistor including the first diffusion region and a third diffusion region which are formed in the active region 12, and first wiring electrically connected to the first pinned layer.例文帳に追加

さらに、アクティブ領域１２に形成された前記第１の拡散領域及び第３の拡散領域を有する第２の選択トランジスタと、固定層に電気的に接続された第１の配線とを備える。 - 特許庁

A gate insulating film is inserted between the tunnel junction layer and the word line diffusion layer adjacent thereto, and a tunnel junction type transistor is constituted by a part of the trench capacitors, the vertical tunnel junction layers and a part of the word line diffusion layers.例文帳に追加

トンネル接合層とこれに隣接するワード線拡散の間には、ゲート絶縁膜が挿入され、トレンチキャパシタの一部と、縦型トンネル接合層と、ワード線拡散層の一部とで、トンネル接合型トランジスタを構成する。 - 特許庁

Accordingly, when transferring a high voltage by the transfer transistor QNi, the drain diffusion region 201a and the source diffusion region 201b can be prevented from being depleted, and high voltage can be smoothly transferred.例文帳に追加

これにより、転送トランジスタＱＮｉによる高電圧の転送時において、ドレイン拡散領域２０１ａ、ソース拡散領域２０１ｂの空乏化を防止することができ、高電圧を支障なく転送することが可能になる。 - 特許庁

The modulation current, flowing between a source diffusion region 202 and a drain diffusion region 203 of the field effect transistor, is subjected to synchronous detection by the modulation frequency of the modulation means 104 in a detection circuit 205.例文帳に追加

電界効果型トランジスタのソース拡散領域２０２とドレイン拡散領域２０３間を流れる変調電流は、検出回路２０５にて、変調手段１０４の変調周波数にて同期検波される - 特許庁

A wiring 301a positioned in the upper part of the drain diffusion region 201a and the source diffusion region 201b of a transfer transistor QNi is short-circuited to a gate electrode 203 by a short-circuit wiring 302.例文帳に追加

転送トランジスタＱＮｉのドレイン拡散領域２０１ａ、ソース拡散領域２０１ｂの上方に位置する配線３０１ａは、短絡配線３０２によりゲート電極２０３と短絡されてダミー配線とされている。 - 特許庁

This protective insulating film prevents the diffusion of Cu or the like, which is an interconnection material, into a chip forming region of the wafer 100, thereby suppressing fluctuations in transistor characteristics caused by Cu diffusion.例文帳に追加

この保護絶縁膜によって、配線材料のＣｕなどがウェーハ１００のチップ形成領域内に拡散するのを防止し、Ｃｕ拡散が原因で生じるトランジスタ特性の変動を抑制するものである。 - 特許庁

According to this structure, the P-type diffusion layers 18-20 and the N-type diffusion layers 22, 23 are formed with high positional accuracy, the width wb1 of a base region is narrowed, and a horizontal-type PNP transistor having a high breakdown voltage is formed.例文帳に追加

この構造により、Ｐ型の拡散層１８〜２０、Ｎ型の拡散層２２、２３が位置精度良く形成され、ベース領域幅Ｗｂ１が狭められ、高耐圧の横型ＰＮＰトランジスタが形成される。 - 特許庁

In the semiconductor device, a P-type embedded layer 9 creeps up, a P-type diffusion layer 12 creeps down, and both the diffusion layers 9, 12 are connected, thus composing the back gate region of the MOS transistor 3.例文帳に追加

本発明の半導体装置では、Ｐ型の埋込層９が這い上がり、Ｐ型の拡散層１２が這い下がり、両拡散層９、１２が連結することで、ＭＯＳトランジスタ３のバックゲート領域が構成される。 - 特許庁

In a structure of the lateral double diffusion MOS transistor formed on a p-type semiconductor substrate 7, a high concentration p-type diffusion layer 10 serving as an electrode of a low concentration p-type well layer 11 is formed in contact with a high concentration n-type diffusion layer 9 serving as a source region.例文帳に追加

ｐ型半導体基板上７に形成された横型二重拡散ＭＯＳトランジスタを構成において、ソース領域となる高濃度ｎ型拡散層９に接するように、低濃度ｐ型ウエル層１１の電極となる高濃度ｐ型拡散層１０を形成する。 - 特許庁

Pixel constitution in which a plurality of photoelectric conversion elements are connected to one floating diffusion part through a transfer switch, the floating diffusion part is connected to a vertical output line through a reset switch and the floating diffusion part is connected to the gate of an amplifying MOS transistor is two-dimensionally arranged.例文帳に追加

複数の光電変換素子を１つのフローティングディフュージョンに転送スイッチを介して接続、前記フローティングディフュージョンを垂直出力線にリセットスイッチを介して接続、前記フローティングディフュージョンを増幅用ＭＯＳトランジスタのゲートに接続した画素構成を二次元状に配置する。 - 特許庁

The ESD protection element includes: a bipolar transistor having a collector diffusion layer 7 connected with a first terminal (Pad), and an emitter terminal; and current control resistors 11 provided on a plurality of current paths from a second terminal (GND) to the collector diffusion layer 7 through an emitter diffusion layer 4, respectively.例文帳に追加

バイポーラトランジスタは、第１端子（Ｐａｄ）に接続されるコレクタ拡散層７とエミッタ端子とを備えるバイポーラトランジスタと、第２端子（ＧＮＤ）からエミッタ拡散層４を介してコレクタ拡散層７に至る複数の電流経路上のそれぞれに設けられた電流制御抵抗１１とを具備する。 - 特許庁

To provide a manufacturing method of a MIS transistor in which the diffusion of ions into source/drain regions and other diffusion of ions into an extension are carried out as being separately controlled so as to obtain the optimal structures of them by protecting the extension against unnecessary diffusion of ions caused by the influence of a drive of the source/drain regions.例文帳に追加

ソース／ドレインのドライブの影響によるエクステンションの不要な拡散を防止することにより、ソース／ドレインの拡散とエクステンションの拡散とを独立して制御し、それぞれに対して最適な構造を得ることができるＭＩＳトランジスタの製造方法を提供する。 - 特許庁

The junction field effect transistor has such a vertical structure that a gate diffusion layer 5 comes into face contact with a channel layer 3 wherein the gate diffusion layer 5 has a spot-like plan view arranged in matrix and the channel layer 3 is formed to surround each gate diffusion layer 5.例文帳に追加

この接合型電界効果トランジスタは、チャネル層３にゲート拡散層５が面接触した縦型構造を有しており、ゲート拡散層５が平面視点状の形状を有し、マトリクス状に設けられ、その各ゲート拡散層５の周囲を取り囲むようにチャネル層３が形成されている。 - 特許庁

After channel layers are formed simultaneously, a buried layer is formed beneath each channel layer, a layer for stopping diffusion of a gate diffusion layer is formed by implanting ions into a specified position on the side of an enhancement field effect transistor, and then the gate diffusion layer is formed.例文帳に追加

チャネル層を同時形成した後、各チャネル層の下方に埋め込み層をそれぞれ形成し、次いで、エンハンスメント形の電界効果トランジスタ側の所定位置にイオン注入してゲート拡散層の拡散を阻止する拡散ストップ層を形成し、その後、ゲート拡散層を形成するようにした。 - 特許庁

To provide a high-voltage transistor whose source/drain diffusion region can become a double diffusion drain junction structure, without forming a space oxide film by using a silicon nitride film as a protection film at impurity implantation, and for which the source/drain diffusion region of a more stabilized double diffusion structure can be formed by a one-time pattern process and an ion implantation process.例文帳に追加

高電圧用トランジスタの製造方法においてシリコン窒化膜を不純物注入時に防護膜とすることによってスペース酸化膜を形成しなくてもソース／ドレイン拡散領域を二重拡散ドレインジャンクション構造とし一度のパターン工程及びイオン注入工程により安定した二重拡散構造のソース／ドレイン拡散領域を形成する。 - 特許庁

A PMOS transistor Q2 provided to short-circuit between a base and an emitter of an N type IGPT when turned off comprises a P diffusion area 5, P diffusion area 6 and a conductive film 10 and a second gate electrode 15 which are provided on a surface of an N-epitaxial layer 2 between the P diffusion area 5 and the P diffusion area 6 through a gate oxide film 21.例文帳に追加

ターンオフ時にＮ型のＩＧＢＴのベース・エミッタ間を短絡するために設けるＰＭＯＳトランジスタＱ２は、Ｐ拡散領域５、Ｐ拡散領域６、及びＰ拡散領域５、Ｐ拡散領域６間のＮ^−エピタキシャル層２の表面上にゲート酸化膜２１を介して設けられた導電膜１０及び第２ゲート電極１５により構成される。 - 特許庁

A first select transistor 22, one end of which is connected to one end of a cell transistor column, comprises a stack of a first conductive film 52, inter-electrode insulating film 53, and second conductive film 54, and source/drain diffusion layers 55.例文帳に追加

第１選択トランジスタ２２は、一端がセルトランジスタ列の一端と接続され、積層された第１導電膜５２と電極間絶縁膜５３と第２導電膜５４と、ソース／ドレイン拡散層５５と、を有する。 - 特許庁

To restrict a short-channel effect and increase a drain current at the operation of a transistor without increasing a leak current when polysilicon doped with P or As is used as a contact to a diffusion layer of a MOS transistor.例文帳に追加

ＭＯＳトランジスタの拡散層へのコンタクトとしてP またはAsをドープした多結晶シリコンを用いる場合に、短チヤネル効果を抑制し、リーク電流を増加させることなく、トランジスタの動作時のドレイン電流を増加させる。 - 特許庁

The semiconductor storage device includes a semiconductor base S, a cell transistor T having a pair of source/drain diffusion layers 11 formed on the semiconductor base S, and a ferroelectric capacitor C connected to the cell transistor T.例文帳に追加

半導体記憶装置は、半導体基板Ｓと、半導体基板Ｓ上に形成された一対のソース／ドレイン拡散層１１を有するセルトランジスタＴと、セルトランジスタＴに接続された強誘電体キャパシタＣとを備える。 - 特許庁

Since diffusion of electrons is not impeded, the heterojunction bipolar transistor capable of sustaining high speed operation even under a heavily doped state can be obtained and the performance of a circuit employing the transistor can be enhanced.例文帳に追加

このため、電子の拡散が阻害されないことから、高注入状態においても、高速動作性能を維持できるヘテロ接合バイポーラトランジスタを実現でき、これを用いた回路の高性能化が可能となる。 - 特許庁

This can be realized by forming a CVD oxidized film 11 covering the transistor TrB and then forming the high-concentration impurity diffusion layer 106 in the transistor TrA prior to formation of the silicide layer 108.例文帳に追加

これは、トランジスタＴｒＢを覆うＣＶＤ酸化膜１１の形成後で、かつ、シリサイド層１０８を形成する前にトランジスタＴｒＡに高濃度不純物拡散層１０６を形成することで実現できる。 - 特許庁

Since a diffusion of electrons is not impeded, the heterojunction bipolar transistor capable of maintaining a high-speed operation even under a heavily injected state can be obtained, so that the performance of a circuit employing the transistor can be enhanced.例文帳に追加

このため、電子の拡散が阻害されないことから、高注入状態においても、高速動作性能を維持できるヘテロ接合バイポーラトランジスタを実現でき、これを用いた回路の高性能化が可能となる。 - 特許庁

To reduce a transistor in parasitic resistance in a state of realizing shallow junction of an emitter base, in a method of manufacturing a bipolar transistor whose emitter diffusion layer is formed by diffusing impurities from an emitter polysilicon electrode.例文帳に追加

エミッタポリシリコン電極からの不純物拡散によってエミッタ拡散層を形成するバイポーラトランジスタの製造方法において、エミッタベースの浅接合を実現した状態でトランジスタの寄生抵抗を低減させる。 - 特許庁

Each photosensitive cell has a photodiode 101, a transfer gate 102, a floating diffusion layer 103, an amplifying transistor 104, and a restting transistor 105 formed in a active region 100 surrounded by an element separating region.例文帳に追加

各感光セルでは、フォトダイオード１０１と、転送ゲート１０２と、フローティング拡散層部１０３と、増幅トランジスタ１０４と、リセットトランジスタ１０５とが、素子分離領域に囲まれた一つの活性領域１００内に形成される。 - 特許庁

A single/poly 2T PMOS memory cell 10 comprises a PMOS floating gate (FG) transistor 16 and a PMOS selection gate (SG) transistor 18, which share a drain/source p+ diffusion region 22.例文帳に追加

複数回プログラミング用のシングルポリ・２Ｔ・ＰＭＯＳメモリセル１０は、ドレイン／ソースｐ＋拡散領域２２を共有している、ＰＭＯＳフローティングゲート（ＦＧ）トランジスタ１６と、ＰＭＯＳ選択ゲート（ＳＧ）トランジスタ１８とを備えている。 - 特許庁

In addition, a P-type poly-Si empolyed for the emitter diffusion area 23 of the L-PNP transistor is used as a poly-Si for high resistance.例文帳に追加

また、Ｌ−ＰＮＰトランジスタのエミッタ拡散領域２３に使用するＰ型ｐｏｌｙ−Ｓｉを高抵抗用のｐｏｌｙ−Ｓｉとしても使用する。 - 特許庁

The transistor includes a gate protecting insulating film 6 disposed in the direction of the diffusion bit line in parallel with the bit line insulating film via the same insulating film as the gate insulating film.例文帳に追加

ゲート絶縁膜と同一の絶縁膜を介して、ビット線絶縁膜と平行に拡散ビット線方向に配置されたゲート保護用絶縁膜６を有する。 - 特許庁

According to this structure, when the vertical P-type PNP transistor is put in ON operation, a parasitic current flows, mainly through a zone having the P-type diffusion layer 23 formed therein.例文帳に追加

この構造により、縦型ＰＮＰトランジスタがオン動作した際に、Ｐ型の拡散層２３が形成された領域が、主に、寄生電流の経路となる。 - 特許庁

Next, impurities are injected into the upper part of the substrate region 40 to form a punch through stopper diffusion layer 30 is formed, whereby a Fin transistor is manufactured.例文帳に追加

次に、この基板領域４０の上部に不純物注入を行い、パンチスルーストッパー拡散層３０を形成することで、Ｆｉｎトランジスタを作製する。 - 特許庁

An electrode 6 connected to the gate electrode G of the n-channel MOS transistor 1 and an impurity diffusion layer 7 are connected with each other through a capacitor 2.例文帳に追加

ＮｃｈＭＯＳトランジスタ１のゲート電極Ｇに接続されている電極６と、不純物拡散層７とは、コンデンサ２を介して接続される。 - 特許庁

To prevent scatter and diffusion of high-melting point metal in a MOS type transistor, where a high melting point metal silicide film such as polycide is arranged on a gate electrode.例文帳に追加

ゲート電極にポリサイドなどの高融点金属シリサイド膜を有したＭＯＳ型トランジスタにおいて、高融点金属の飛散・拡散を防止する。 - 特許庁

To sufficiently ensure the active area of a transistor by shrinking the layout of a substrate contact without mutual diffusion due to the substrate contact.例文帳に追加

基板コンタクト部に起因する相互拡散を発生させることなく、基板コンタクト部のレイアウトをシュリンクし、トランジスタの活性領域を十分に確保する。 - 特許庁

To restrain a vertical bipolar transistor in an element isolating diffusion region from latching up and to prevent a collector current from flowing out to a semiconductor substrate.例文帳に追加

素子分離用の拡散領域内の縦型バイポーラトランジスタにおいて、ラッチアップを回避しつつ、コレクタ電流が半導体基板に流出することを回避する。 - 特許庁

A trench capacitor 12, having strap units 22, 26 which make contact with the upper surface and the side surface of the n-type diffusion region 20a for the transfer transistor 21, is formed.例文帳に追加

転送トランジスタ２１のｎ型拡散領域２０ａの上面及び側面に接するストラップ部２２，２６を有したトレンチキャパシタ１２が形成されている。 - 特許庁

With this setup, the upper electrode 18 of the capacitor can be brought into ohmic contact with the junction layer of the transistor, so that the capacitor can be prevented from deteriorating in characteristics due to the diffusion of silicon.例文帳に追加

これにより、キャパシタの上部電極１８とオーミックコンタクトを可能とし、シリコンの拡散にともなうキャパシタの特性の劣化を防止できる。 - 特許庁

The fixed layer 22A is electrically connected with the first interconnection layer BL, and the recoding layer 22C is electrically connected with the diffusion region 16 of the select transistor 13.例文帳に追加

固定層２２Ａは第１の配線層ＢＬに電気的に接続され、記録層２２Ｃは選択トランジスタ１３の拡散領域１６に電気的に接続される。 - 特許庁

To provide a semiconductor device which can reduce the resistance of a bit line diffusion layer without exerting effects upon the transistor characteristics of flat cell type memory cells and a method of manufacturing the device.例文帳に追加

フラットセル型メモリセルのトランジスタ特性に影響をあたえず、ビット線拡散層抵抗を低減する半導体装置及びその製造方法の提供。 - 特許庁

In the transistor array, an epitaxial layer is formed on a semiconductor substrate, and n double diffusion DMOS transistors (Trs) are horizontally arranged on the epitaxial layer.例文帳に追加

このトランジスタアレイは、半導体基板上にエピタキシャル層が形成され、エピタキシャル層にｎ個の二重拡散トランジスタＤＭＯＳ Ｔｒ．が横に配列される。 - 特許庁

In the semiconductor device, for example, the MOS transistor, a p-type diffusion layer 5 as a back gate region is formed on an n-type epitaxial layer 3.例文帳に追加

本発明の半導体装置、例えば、ＭＯＳトランジスタでは、Ｎ型のエピタキシャル層３には、バックゲート領域としてのＰ型の拡散層５が形成されている。 - 特許庁