「diffusion transistor」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

To obtain a method of manufacturing in which the source/drain region of an FET and a capacitor lower electrode are connected in small resistance without diffusion barrier in a memory cell provided with a stacked capacitor on a MOS field effect transistor (MOSFET).例文帳に追加

MOS電界効果トランジスタ（ＭＯＳＦＥＴ）上にスタックトキャパシタを設けるメモリセルにおいて、ＦＥＴのソース／ドレイン領域とキャパシタ下部電極を拡散バリアのない低抵抗で接続する製造方法を提供する。 - 特許庁

Thus, this pull-up transistor array can output a signal of high voltage and high current, an element isolation region is not required between the double diffusion transistors, and therefore an element can be integrated highly.例文帳に追加

これによって、このプルアップトランジスタアレイは高電圧及び高電流の信号を出力することができ、二重拡散トランジスタの間に素子分離領域が要求されないので、素子を高集積化することができる。 - 特許庁

To provide a semiconductor device and a manufacturing method of semiconductor device, increasing the voltage endurance between source and drain regions in an ON state without increasing the ON resistance of a lateral double-diffusion MOS transistor.例文帳に追加

横型二重拡散ＭＯＳトランジスタのオン抵抗を上昇させることなく、オン状態でのソース-ドレイン領域間の耐圧を向上できる半導体装置および半導体装置の製造方法を提供する。 - 特許庁

To provide a DMOS device and a method for manufacturing the same which can reduce the number of ion implantation processes, by simultaneously forming well regions and drift diffusion regions, in a low-voltage transistor region.例文帳に追加

低電圧領域のウェル領域とドリフト拡散領域とを同時に形成してイオン注入工程の数を短縮することで、工程の単純化を達成できるＤＭＯＳ素子及びその製造方法を提供する。 - 特許庁

A pixel 10 includes a photodiode, a floating diffusion (FD), a transfer switch for transferring electric charge of the photodiode to the FD, and an amplification transistor for outputting a signal corresponding to the potential of the FD to a signal line 109.例文帳に追加

画素１０は、フォトダイオードと、フローティングディフュージョン（ＦＤ）と、フォトダイオードの電荷をＦＤに転送する転送スイッチと、ＦＤの電位に応じた信号を信号線１０９に出力する増幅トランジスタとを含む。 - 特許庁

To prevent a part becoming CMOSFET from being exposed to excessive heat in a heat treatment for emitter diffusion in a manufacturing method of a semiconductor device where a bipolar transistor and CMOSFET are formed on one substrate.例文帳に追加

バイポーラトランジスタとＣＭＯＳＦＥＴを一つの基板上に形成する半導体装置の製造方法において、ＣＭＯＳＦＥＴとなる部分をエミッタ拡散のための熱処理によって過剰な熱に晒さないようにする。 - 特許庁

Source and drain regions of the Fin structure field effect transistor are formed by solid phase diffusion positively using impurity injection after the formation of a contact hole 13 and the ooz-out of impurities from a polysilicon contact plug 14.例文帳に追加

Ｆｉｎ構造電界効果トランジスタのソース及びドレイン領域を、コンタクトホール１３形成後の不純物注入とポリシリコンコンタクトプラグ１４からの不純物染み出しを積極的に利用し、固相拡散により形成する。 - 特許庁

To provide a thin film transistor that prevents not only the metal ion diffusion from a gate insulating layer to an organic semiconductor layer but also the deterioration of the characteristics, a high-reliability electronic circuit, a display device and electronic device.例文帳に追加

ゲート絶縁層から有機半導体層への金属イオンの拡散が防止され、特性の低下を抑制し得る薄膜トランジスタ、信頼性の高い電子回路、表示装置、および、電子機器を提供すること。 - 特許庁

To provide an MOS transistor capable of enhancing electrostatic resistance by utilizing an existing diffusion layer even when there is restriction in space; and to provide a semiconductor integrated circuit device using the same.例文帳に追加

本発明は、スペース上の制約がある場合であっても、既存の拡散層を利用し、静電耐性を高めることができるＭＯＳトランジスタ及びこれを用いた半導体集積回路装置を提供することを目的とする。 - 特許庁

Thus, when the transfer transistor TXH is driven by an intermediate voltage VM, signal charges to be leaked from a photoelectric conversion element PD to a floating diffusion layer FD are reduced, to thereby raise the sensitivity of a logarithm characteristic part.例文帳に追加

よって、転送トランジスタＴＸＨを中間電圧ＶＭで駆動させた場合、光電変換素子ＰＤから浮遊拡散層ＦＤに漏れ出る信号電荷は少なくなるため、対数特性部の感度が上がる。 - 特許庁

A conductor 20 is provided, that is disposed between the floating gates FG1, FG2 of the cell transistor 11 and other floating gates FG1, FG2 and is connected to the diffusion regions 14a, 14b.例文帳に追加

セルトランジスタ１１のフローティングゲートＦＧ１，ＦＧ２とロウ方向に隣接する他のセルトランジスタのフローティングゲートＦＧ１，ＦＧ２との間に配置され、拡散領域１４ａ，１４ｂに接続された導電体２０を設ける。 - 特許庁

A floating diffusion(FD) region 21 and a source follower amplifier 5 are formed to two photoelectric conversion sections 1, 51 in common and the two photoelectric conversion areas are connected to the FD region 21 via a MOS transistor switch.例文帳に追加

フローティングディフュージョン（ＦＤ）領域２１とソースフォロワアンプ５を２つの光電変換部１，５１に１個だけ形成し、２つの光電変換領域を、ＭＯＳトランジスタスイッチを介してそのＦＤ領域２１に接続した。 - 特許庁

An input/output pad 3 is formed on a substrate in an active region 1 with a transistor, a wiring and the like, which are formed of hierarchies, such as a diffusion layer 11, wiring layers 8, 8' and 8", contacts 9 and an interlayer insulating film 10.例文帳に追加

基板上に拡散層１１、配線層８，８’，８”、コンタクト９、層間絶縁膜１０等の階層によりトランジスタや配線等が形成された能動領域１上に入出力パッド３を形成する。 - 特許庁

To reduce a layout area of a memory cell array without causing an increase in leakage current of a transistor, an increase in a value of resistance of an impurity diffusion region, or the like in a semiconductor integrated circuit incorporating a mask ROM.例文帳に追加

マスクＲＯＭを内蔵した半導体集積回路において、トランジスタのリーク電流の増加や不純物拡散領域の抵抗値の増加等を招くことなく、メモリセルアレイのレイアウト面積を削減する。 - 特許庁

To provide a high breakdown voltage MOS transistor having a low concentration diffusion layer which overlaps a region near the end of a gate electrode in a self-alignment process manner and works as a field alleviating layer, and to provide a method of manufacturing it.例文帳に追加

ゲート電極の端部近傍領域に自己整合的にオーバーラップし、電界緩和層として働く、低濃度拡散層を有する高耐圧ＭＯＳトランジスタ及びその製造方法を提供することを目的とする。 - 特許庁

Thus, when the transfer transistor TXL is driven by the intermediate voltage VM, signal charges to be leaked from the photoelectric conversion element PD to the floating diffusion layer FD are increased, to thereby reduce the sensitivity of the logarithm characteristic part.例文帳に追加

よって、転送トランジスタＴＸＬを中間電圧ＶＭで駆動させた場合、光電変換素子ＰＤから浮遊拡散層ＦＤに漏れ出る信号電荷は多くなるため、対数特性部の感度が下がる。 - 特許庁

The second drain region 23B has the same impurity concentration and diffusion depth of a conductive type as that of a channel stop region 31 (see Fig. 3) of a p-channel MOS transistor formed on a semiconductor substrate 10.例文帳に追加

第２ドレイン領域２２Ｂは、半導体基板１０上に形成されたｐチャネルＭＯＳトランジスタのチャネルストップ領域３１（図３参照）と同一の導電型の不純物濃度および拡散深さを有している。 - 特許庁

To provide a method for manufacturing a semiconductor device that prevents charging damage to a transistor, when forming a moisture diffusion prevention film, and suppresses the infiltration of moisture to a ferroelectric capacitor, when forming wiring.例文帳に追加

水分拡散防止膜の形成時におけるトランジスタへのチャージングダメージを防止すると共に、配線形成時における強誘電体キャパシタへの水分の侵入を抑制する半導体装置の製造方法を提供する。 - 特許庁

After forming a separated insulating area 24 in the trench, As and P are diffused into the semiconductor substrate 11 by heat treatment and the storage node electrode is connected to the diffusion layer of the transfer gate transistor.例文帳に追加

次に、トレンチに分離絶縁領域２４を形成した後、熱処理によりＡｓとＰを半導体基板１１内に拡散させて、前記ストレージノード電極と前記トランスファーゲートトランジスタの拡散層とを接続する。 - 特許庁

The magnetic random access memory includes a transistor which has a gate electrode 11a located above a surface of a substrate 1 and a first and second impurity diffusion regions 13a, 12 interposing a channel region below the gate electrode between them.例文帳に追加

磁気ランダムアクセスメモリは、基板１の表面の上方に設けられたゲート電極１１ａと、ゲート電極の下方のチャネル領域を挟む第１、第２不純物拡散領域１３ａ、１２とを有するトランジスタを含む。 - 特許庁

To provide a semiconductor storage that prevents a machined shape in a diffusion region from varying easily for reducing variation in the characteristics of a transistor, and can achieve high integration in a CMOS-type SRAM memory.例文帳に追加

本発明は、ＣＭＯＳ型ＳＲＡＭメモリセルにおいて、拡散領域の加工形状が変動しにくく、その結果としてトランジスタの特性ばらつきが少なく、高集積化が可能な半導体記憶装置を提供する。 - 特許庁

This semiconductor device 110 includes: first and second transistors 121, 122 each having a gate electrode, a source region and a drain region; and a diffusion region 150 connecting either of the source and drain regions of the first transistor 121 and either of the source and drain regions of the second transistor 122 to each other.例文帳に追加

ゲート電極、ソース領域およびドレイン領域をそれぞれが有する第１および第２のトランジスタ１２１，１２２と、第１トランジスタ１２１のソースおよびドレイン領域の一方と第２トランジスタ１２２のソースおよびドレイン領域の一方と互いに連結する拡散領域１５０とを備える半導体装置１１０を採用する。 - 特許庁

To provide a method of manufacturing semiconductor device in which a deterioration of transistor characteristics is suppressed by controlling the retreat of substrate surface of the semiconductor device when forming a sidewall-like offset spacer to form a low concentration diffusion layer of a MOS (metal oxide semiconductor) transistor, and by controlling a variation of forming an offset spacer.例文帳に追加

ＭＯＳトランジスタの低濃度拡散層形成のためのサイドウォール状のオフセットスペーサーを形成する際の半導体基板表面の後退を抑え、かつオフセットスペーサーの形成ばらつきを抑えることにより、トランジスタ特性の劣化を抑制することが可能な半導体装置の製造方法を提供する。 - 特許庁

To provide a thin film transistor, method for manufacturing an active layer of the thin film transistor, and a display device for minimizing deterioration of semiconductor properties of a polycrystalline semiconductor layer due to density difference of metal catalysts even if a silicon layer is formed to the polycrystalline semiconductor layer by using diffusion of the metal catalysts.例文帳に追加

金属触媒の拡散を利用してシリコン層を多結晶半導体層に形成しても、金属触媒の濃度差によって多結晶半導体層の半導体特性が低下することを最少化する薄膜トランジスタ、薄膜トランジスタのアクティブ層の製造方法、および表示装置を提供する。 - 特許庁

To provide the manufacturing method of a high withstand voltage MOS transistor where the boundary of a low concentration diffusion area surrounding a drain area can be matched with a field oxidized film formed between a gate and a drain area in terms of self-matching, resulting in high withstand voltage and the less dispersion of a transistor characteristic.例文帳に追加

ドレイン領域を取り囲む低濃度拡散領域の境界を、ゲートとドレイン領域との間に形成されるフィールド酸化膜の境界に自己整合的に合わせることができるようにし、それにより高耐圧及びトランジスタ特性のバラツキの少ない高耐圧ＭＯＳトランジスタの製造方法を提供する。 - 特許庁

In the method of manufacturing the fully-depleted SOI transistor, especially the NMOS transistor, there is a process for implanting impurities into an insulating film by an ion implantation method before or after a well formation process, thus restraining the diffusion of the impurities to an embedded insulating film owing to a variation in a thermal history in a manufacturing process.例文帳に追加

完全空乏型ＳＯＩトランジスタ、特にＮＭＯＳトランジスタの製造方法においてウエル形成工程前あるいは後に追加でイオン注入法を用いて絶縁膜に不純物注入を行う工程を有することで、製造過程における熱履歴のばらつきによる埋め込み絶縁膜への不純物の拡散を抑える。 - 特許庁

This CMOS image sensor includes a semiconductor substrate in which an active region and an element isolation region are segmented, a photodiode region and a transistor region which are formed on the active region, a gate electrode formed on the transistor region and having first and second heights, and a diffusion region formed by implanting impurity ions into the photodiode region and the transistor region.例文帳に追加

本発明に係るＣＭＯＳイメージセンサは、アクティブ領域と素子分離領域が区画された半導体基板と、アクティブ領域に形成されたフォトダイオード領域とトランジスタ領域と、トランジスタ領域に形成された第１の高さと第２の高さを有するゲート電極と、フォトダイオード領域とトランジスタ領域に不純物イオンが注入されて形成された拡散領域と、を含むことを特徴とする。 - 特許庁

Adhesiveness and planarity are improved by permitting a gate electrode or a gate wiring of a thin film transistor to have a four-layer structure by successively stacking a base adhesive layer, a catalyst layer, a wiring metal layer, and a wiring metal diffusion suppressing layer.例文帳に追加

薄膜トランジスタのゲート電極或いはゲート配線を、下地密着層、触媒層、配線金属層、配線金属拡散抑止層の順に積層して４層構造にすることよって、密着性及び平坦性を改善した。 - 特許庁

To provide a semiconductor device which can easily obtain a structure holding reliability of an npn-type bipolar transistor mounted on a surface of a semiconductor substrate having a diffusion layer as an element isolation layer; and to provide its manufacturing method.例文帳に追加

素子分離層として拡散層を有する半導体基板の表面に搭載されるＮＰＮ型バイポーラトランジスタの信頼性を確保する構造を容易に得ることのできる半導体装置及びその製造方法を提供する。 - 特許庁

A PMOS transistor Q21 formed in a PMOS forming region A2 is constituted so that a source and drain region 25 is formed by passing through the buried oxide film 4 to a threshold voltage diffusion layer 28 of the semiconductor substrate 1.例文帳に追加

ＰＭＯＳ形成領域Ａ２に形成されるＰＭＯＳトランジスタＱ２１において、ソース・ドレイン領域２５は埋め込み酸化膜４を貫通して半導体基板１の閾値電圧制御拡散層２８に達して形成される。 - 特許庁

A manufacturing method for a vertical bipolar transistor has the following steps of: implanting impurities over a plurality of times while changing an implantation energy when forming an impurity diffusion region in a semiconductor substrate 4; and subsequently subjecting the semiconductor substrate 4 to heat treatment.例文帳に追加

半導体基板４に不純物拡散領域を形成する際に、注入エネルギーを変えながら複数回に亘って不純物を注入する工程と、その後に半導体基板４を熱処理する工程を備えている。 - 特許庁

This structure may include a field effect transistor (FET) having a substantially cap-free gate 108 and conductive contacts 134, 170 to a diffusion 116 adjacent to the cap-free gate, wherein the conductive contacts are borderless to the gate.例文帳に追加

この構造は、実質的に無キャップのゲート１０８と、無キャップのゲートに隣接する拡散部１１６への導電コンタクト１３４，１７０とを備え、導電コンタクトは、ゲートに対しボーダレスである電界効果トランジスタ（ＦＥＴ）を含むことができる。 - 特許庁

Any of a plurality of contact plugs CP0 which reaches a diffusion layer 3 serving as a drain layer of an MOS transistor Q1 has its end provided in contact with the lower surface of a thin insulating film 19 provided selectively on an interlayer insulating film IL1.例文帳に追加

複数のコンタクトプラグＣＰ０のうちＭＯＳトランジスタＱ１のドレイン層となる拡散層３に達するものは、その端部が層間絶縁膜ＩＬ１上に選択的に配設された薄膜絶縁膜１９の下面に接している。 - 特許庁

In a second generalized embodiment, a thin film transistor and a metal-insulator-metal capacitor are used in place of the floating diffusion region, and are arranged, shielded in a dielectric-isolated metallization stack over a carrier substrate.例文帳に追加

第２の一般化された実施形態において、薄膜トランジスタ及び金属−絶縁体−金属キャパシタが浮遊拡散部の代わりに用いられ、キャリア基板の上の誘電体分離金属スタック内に遮蔽された状態で配置される。 - 特許庁

As a gate region is formed of an N+ diffusion layer 11 located under a channel region 14, the surface of the channel region 14 is restrained from increasing in surface roughness by a flattening process, and a thin film transistor is restrained from deteriorating in driving capacity.例文帳に追加

ゲート領域が、チャネル領域４の下にあるｎ^+ 拡散層１１によって形成されているので、平坦化プロセスによってチャネル領域１４の表面粗さが大きくならず、薄膜トランジスタの駆動能力の低下を抑制する。 - 特許庁

In a heterojunction bipolar transistor having a collector layer (12), a base layer (13), and an emitter layer (14), an Au diffusion preventing layer (20) of InP or InGaP is formed between an emitter electrode (19) including gold and the base layer (13).例文帳に追加

コレクタ層（１２）、ベース層（１３）及びエミッタ層（１４）を有するヘテロ接合バイポーラトランジスタにおいて、金を含むエミッタ電極（１９）とベース層（１３）との間に、ＩｎＰ又はＩｎＧａＰのＡｕ拡散防止層（２０）を備える。 - 特許庁

To provide a method for controlling dispersion of ion implantation and diffusion of dopant in an field effect transistor(FET) with a shallow junction that reduces a short-channel effect, and provide a device in this method.例文帳に追加

短チャンネル効果を軽減するため浅い接合深さを有する電界効果トランジスタ（ＦＥＴ）におけるイオン注入散在およびドーパント拡散を制御する方法およびその方法を使用して製作されるデバイスを提供すること。 - 特許庁

METHOD FOR MANUFACTURING COMPOUND SEMICONDUCTOR AND COMPOUND INSULATING BODY USING CHEMICAL REACTION AND DIFFUSION BY HEATING, COMPOUND SEMICONDUCTOR AND COMPOUND INSULATING BODY BY USING THIS METHOD, AND PHOTOCELL, ELECTRONIC CIRCUIT, TRANSISTOR, AND MEMORY BY USING THEM例文帳に追加

加熱による化学反応と拡散を利用する化合物半導体及び化合物絶縁体の製造方法と、この方法による化合物半導体及び化合物絶縁体、これを利用する光電池、電子回路、トランジスター及びメモリー - 特許庁

To form a source region, drain region and selective oxide film of a MOSFET in a self-aligned manner, and at the same time to perform drive diffusion for forming the source region and the drain region of a MOSFET and the base region of an npn transistor.例文帳に追加

ＭＯＳＦＥＴのソース領域、ドレイン領域および選択酸化膜をセルフアライン（自己整合）で形成し、且つ、ＭＯＳＦＥＴのソース領域、ドレイン領域とｎｐｎトランジスタのベース領域を形成するためのドライブを同時に行う。 - 特許庁

In the area of the DMOS transistor, an N- type offset area 17 where a low concentration N- type impurity is introduced to the surface of a P+ type body diffusion layer 15, with a resist and a gate electrode 14, not shown, as a mask is formed.例文帳に追加

ＤＭＯＳ型トランジスタの領域では、図示しないレジストとゲート電極１４をマスクとしてＰ^+ 型ボディー拡散層１５表面に低濃度Ｎ型不純物を導入してなるＮ^- 型のオフセット領域１７を形成する。 - 特許庁

To facilitate achievement of complete transfer of a signal electric charge from a light receiving part to a floating diffusion layer in a unit pixel in which high sensitivity signal output is achieved using a source grounding amplification transistor and a very small capacity capacitor.例文帳に追加

ソース接地型の増幅トランジスタと微小容量の容量素子を用いて高感度信号出力を実現した単位画素において、受光部から浮遊拡散層への信号電荷の完全転送の実現を容易にする。 - 特許庁

To provide a semiconductor device whose pattern layout is optimized so that the yield of flattening by CMP is not influenced owing to increase of the integration degree of the semiconductor device having a well contact diffusion layer and a sub-contact diffusion layer disposed between both P- and N-channel transistor arrays arranged facing each other.例文帳に追加

Ｐｃｈトランジスタ列とＮｃｈトランジスタ列とが向かい合って配置された半導体集積回路において、両トランジスタ列間にウェルコン拡散層及びサブコン拡散層が配置された装置の集積度を高めても、ＣＭＰによる平坦化を行う際に歩留まりに悪影響のないパターンにレイアウトを最適化した半導体装置を提供する。 - 特許庁

The semiconductor device 20 has an internal circuit 1 including an NMOS transistor 31, and an electrostatic protection circuit including a protection element 41 having a p-type well diffusion region 11 and a pair of n-type regions 12a and 12b opposed to each other at a predetermined mutual interval in the p-type well diffusion region 11.例文帳に追加

この半導体装置２０は、ＮＭＯＳトランジスタ３１を含む内部回路１と、ｐ型ウェル拡散領域１１と、そのｐ型ウェル拡散領域１１内において互いに所定の間隔を隔てて対向する一対のｎ型領域１２ａおよび１２ｂとを有する保護素子４１を含む静電気保護回路２とを備えている。 - 特許庁

A CoxSiy (x≥y) intermediate reaction layer is formed on a diffusion layer 6 and a gate silicon film 4 in self-aligning way, by intermittently depositing first and second Co films 7a and 7b while the silicon substrate 1 of a MOS transistor 10, in which the diffusion layer 6 constituting a source-drain region and the gate silicon film 6 constituting a gate electrode are formed is heated.例文帳に追加

ソース・ドレイン領域である拡散層６及びゲート電極であるゲートシリコン膜４が形成されたＭＯＳトランジスタ１０のシリコン基板１を加熱しながら第１Ｃｏ膜７ａ及び第２Ｃｏ膜７ｂを間欠的に堆積して、拡散層６及びゲートシリコン膜４上にＣｏ_xＳｉ_y（ｘ≧ｙ）の中間反応層を自己整合的に形成する。 - 特許庁

An arithmetic processing part 102 generates a correction gate polysilicon layer from the positional relation between a diffusion layer and an original gate polysilicon layer which constitute a transistor, based on original data for transistor configuration input from an input part 101 and a design reference stored in a storage part 103, and an output part 104 outputs the generated correction gate polysilicon layer, together with the original data.例文帳に追加

入力部１０１から入力されたトランジスタ構成のオリジナルデータと記憶部１０３に記憶されている設計基準に基づいて、演算処理部１０２にてトランジスタを構成する拡散層及びオリジナルゲートポリ層の位置関係から補正のゲートポリ層が発生し、発生した補正のゲートポリ層がオリジナルデータと共に出力部１０４から出力される。 - 特許庁