「diffusion transistor」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

In this method of manufacturing a thin film transistor, the surface of the semiconductor layer of a channel section 19 is formed in a predetermined recessed and projecting surface at the time of performing channel etching for removing a prescribed ohmic layer 14 and its diffusion layer by plasma etching.例文帳に追加

本発明の薄膜トランジスタの製造方法は、所定のオーミック層１４およびその拡散層をプラズマエッチングにより除去するチャンネルエッチングを行うとき、チャネル部１９の半導体層表面を予め定めた凹凸にすることとした。 - 特許庁

In the high voltage resistant p-channel MOS transistor formed on an SOI substrate, p^+-source regions 8, an n-type body region 4, and an n^+-body/contact diffusion region 10 are surrounded by a p^+-drain region 9 and a p-type drift region 5.例文帳に追加

ＳＯＩ基板上に形成される高耐圧ＰｃｈＭＯＳトランジスタであって、Ｐ^＋ソース領域８、Ｎ型ボディ領域４およびＮ^＋ボディ・コンタクト拡散領域１０を、Ｐ^＋ドレイン領域９およびＰ型ドリフト領域５で包囲している。 - 特許庁

The prototypic semiconductor integrated circuit is manufactured and checked, by forming impurity diffusion regions 16P and 16N of a transistor in a prescribed region (region comprising solid line part and broken line part) enclosed by field oxide film 17 on a semiconductor wafer 15 for a prototype.例文帳に追加

試作用の半導体基板１５におけるフィールド酸化膜１７に囲まれた所定領域（実線部分と破線部分から成る領域）にトランジスタの不純物拡散領域１６Ｐ、１６Ｎを形成して半導体集積回路を試作し、検査する。 - 特許庁

To provide a method for manufacturing a thin film transistor in which a gate electrode can be well formed by liquid drop ejection method without causing diffusion of its component elements, and to provide an electrooptical device and an electronic apparatus.例文帳に追加

液滴吐出法によって形成するゲート電極を、その成分元素の拡散を起こさせることなく良好に形成することができるようにした薄膜トランジスタの製造方法、さらには電気光学装置、及び電子機器を提供する。 - 特許庁

The structure may comprise a substantially cap-free gate 108 and conductive contacts 134 and 170 to a diffusion part 116 adjacent to the cap-free gate, and the conductive contact may include a field effect transistor (FET) borderless to the gate.例文帳に追加

この構造は、実質的に無キャップのゲート１０８と、無キャップのゲートに隣接する拡散部１１６への導電コンタクト１３４，１７０とを備え、導電コンタクトは、ゲートに対しボーダレスである電界効果トランジスタ（ＦＥＴ）を含むことができる。 - 特許庁

To provide a method for manufacturing hetero-junction bipolar transistor integration light receiving circuit which prevents diffusion of dopant injected in a light absorption layer of a photodiode and deterioration of a light absorption layer surface, and is excellent in high frequency characteristic and high reliability.例文帳に追加

フォトダイオードの光吸収層に注入されたドーパントの拡散および光吸収層表面の劣化を防止でき、高周波特性および高信頼性に優れたヘテロ接合バイポーラトランジスタ集積化受光回路の製造方法を提供する。 - 特許庁

By injecting P ions into a region, where the Co silicide film is hard to be formed since various ions, such as at least an N+ diffusion layer formed on a silicon substrate in a transistor, are injected, the Co silicide is formed easily.例文帳に追加

トランジスタにおけるシリコン基板上形成されたすくなくともＮ^^＋拡散層のような種々のイオン種が注入によって、Ｃｏシリサイド膜の形成が困難担っている領域に、Ｐイオンを注入してＣｏシリサイドの形成を容易にする。 - 特許庁

This semiconductor integrated circuit comprises a gate 12 insulated from a diffusion layer 11 of a transistor, wiring 13, 14 connected to the gate 12, wiring 15 in parallel with and adjacent to the wiring 13, and wiring 16 connected to the wiring 15.例文帳に追加

半導体集積回路は、トランジスタの拡散層１１と絶縁されて設けられるゲート１２と、ゲート１２に接続される配線１３、１４と、配線１３に平行して隣接する配線１５と、配線１５に接続される配線１６と、を備える。 - 特許庁

Two or more pieces of the polysilicon 11 to be a gate electrode are provided in a strip shape in a direction orthogonal to the first aluminum (Vcc) 13 and the first aluminum (Vss) 14 and the diffusion area 12 is provided so as to form the transistor 22 for the power supply and the gate electrode.例文帳に追加

ゲート電極となるポリシリコン１１は第一アルミ（Ｖｃｃ）１３と第一アルミ（Ｖｓｓ）１４と直行する方向に複数個、短冊状に設け、ゲート電極と電源容量用トランジスタ２２を形成するために拡散領域１２を設ける。 - 特許庁

To suppress a property variation caused by contamination or damage and to improve a reliability by protecting a surface which is in a sensitive state caused by a low impurity concentration of a diffusion layer of an IIL which corresponds to a base region of a PNP bipolar transistor.例文帳に追加

ＩＩＬのＰＮＰバイポーラトランジスタのベース領域に相当する拡散層の不純物濃度が低濃度のために敏感な状態となっている表面を保護して、コンタミネーションやダメージによる特性変動の抑制、信頼性の向上を図る。 - 特許庁

A transfer pulse TRG to be supplied to a transistor for read selection is set to be anti-blooming potential so that the charge overflowing at the charge generation section of the thin-out row can be easily transferred to the floating diffusion side of the thin-out row in a thin-out read mode.例文帳に追加

間引き読出しモード時に、間引き行の電荷生成部で溢れる電荷が、間引き行のフローティングディフュージョン側に転送され易い状態となるように、読出選択用トランジスタに供給する転送パルスTRG をブルーミング対策電位にする。 - 特許庁

To provide a method for manufacturing semiconductor device suppressing channeling in ion implantation for forming source region/drain region, forming low resitant and shallow impurity diffusion region, and having micro MOS transistor advantageous to short channel effect.例文帳に追加

ソース領域／ドレイン領域を形成するためのイオン注入時のチャネリングを抑止し、低抵抗で浅い不純物拡散領域が形成され、短チャネル効果に対して有利な微細ＭＯＳトランジスタを有す半導体装置の製造方法を提供する。 - 特許庁

In the semiconductor device having an MIS transistor provided with an FUSI gate electrode and the polysilicon resistor, a part provided in a contact formation region of the polysilicon resistor is silicified simultaneously with the gate electrode or an impurity diffusion region.例文帳に追加

ＦＵＳＩゲート電極とポリシリコン抵抗体とを有するＭＩＳトランジスタを備えた半導体装置において、ポリシリコン抵抗体のうちコンタクト形成領域に設けられた部分は、ゲート電極または不純物拡散領域と同時にシリサイド化される。 - 特許庁

The solid state imaging device includes a floating diffusion portion (FD portion) 114 to accumulate signal charges, and an output circuit 140 to output a signal corresponding to the signal charges of the FD portion, wherein a part of a gate electrode 124a of a first stage transistor 124 constituting the output circuit 140 is arranged so as to contact an impurity diffusion region 117 constituting the FD portion 114.例文帳に追加

固体撮像素子において、信号電荷を蓄積するフローティングディフージョン部（ＦＤ部）１１４と、該ＦＤ部の蓄積電荷に応じた信号を出力する出力回路１４０とを備え、該出力回路１４０を構成する初段トランジスタ１２４のゲート電極１２４ａを、その一部が、該ＦＤ部１１４を構成する不純物拡散領域１１７に接触するように配置した。 - 特許庁

The first MIS transistor Trl includes: a first pocket region 9A of a second conductivity type formed below a first extension region 8A of a first conductivity type in a first active region 1a; and a first diffusion suppression region 7A containing a diffusion suppression impurity and formed below the first pocket region 9A in the first active region 1a.例文帳に追加

第１のＭＩＳトランジスタＴｒｌは、第１の活性領域１ａにおける第１導電型の第１のエクステンション領域８Ａの下に形成された第２導電型の第１のポケット領域９Ａと、第１の活性領域１ａにおける第１のポケット領域９Ａの下に形成された拡散抑制不純物を含む第１の拡散抑制領域７Ａとを備えている。 - 特許庁

In the semiconductor device including complementary field effect transistors, a p-type impurity diffusion region 5a to become an emitter electrode of a parasitically formed bipolar transistor and an n-type impurity diffusion region 3 electrically connected to a power supply line 14 are connected by connection wiring 40 formed of a high-melting point metal silicide having n-type impurities.例文帳に追加

相補型電界効果型トランジスタを含む半導体装置において、寄生的に形成されるバイポーラトランジスタのエミッタ電極となるｐ型不純物拡散領域５ａと、電源供給線１４と電気的に接続されているｎ型不純物拡散領域３とを、ｎ型不純物を有する高融点金属シリサイドからなる接続配線４０により接続する。 - 特許庁

The NMOS transistor non-volatile semiconductor memory includes: first and second n-type diffusion layers 21, 22 formed as a source and a drain in a p-type silicon layer 20; a gate electrode 50 formed on a channel region CNL between the first and second n-type diffusion layers 21, 22 via an insulating film 30; and the charge storage layer 40 formed in the insulating film 30.例文帳に追加

ＮＭＯＳトランジスタ型の不揮発性半導体メモリは、Ｐ型シリコン層２０中にソース／ドレインとして形成された第１及び第２Ｎ型拡散層２１，２２と、第１及び第２Ｎ型拡散層２１，２２に挟まれたチャネル領域ＣＮＬ上に絶縁膜３０を介して形成されたゲート電極５０と、その絶縁膜３０中に形成された電荷蓄積層４０とを備える。 - 特許庁

The photoelectric converter includes: a photo diode 5 as a photoelectric conversion part having a photoelectric conversion region and an n-type layer 3 functioning as a charge storage region wherein charges generated in the photoelectric conversion region are stored; and a transfer transistor which is disposed between the photo diode 5 and a floating diffusion region 6 and transfers signal charges stored in the n-type layer 3 to the floating diffusion region 6.例文帳に追加

光電変換領域と、前記光電変換領域で生じた電荷を蓄積する電荷蓄積領域として機能するｎ型層３と、を有する光電変換部としてのフォトダイオード５と、フォトダイオード５と浮遊拡散領域６との間に配置され、ｎ型層３に蓄積された信号電荷を浮遊拡散領域６に転送する転送トランジスタと、を備える。 - 特許庁

The amount of the saturated electric charges Qs is increased by changing the power supply voltage AVD of a pixel 20 by ΔV to the positive side for a read period of the signal electric charges by a read transistor 22 so as to make the voltage between a photodiode 21 and the floating diffusion region FD larger than the voltage between the photodiode 21 and the floating diffusion region FD in a reset state.例文帳に追加

読み出しトランジスタ２２による信号電荷の読み出し期間で画素２０の電源電圧ＡＶＤをΔＶだけプラス側に変動させ、フォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差（ポテンシャル）を、リセット状態でのフォトダイオード２１と浮遊拡散領域ＦＤとの間の電位差よりも大きくすることによって飽和電荷量Ｑｓを上げる。 - 特許庁

An SOI region obtained by laminating a semiconductor layer 5 on an insulating layer 103 and a bulk region where an underlayer is composed of only a substrate are provided on a same semiconductor substrate 101, and an impurity diffusion layer 91 for fixing a potential is provided in the semiconductor substrate 101 between a bulk transistor 10 formed in the bulk region and an SOI transistor 20 formed in the SOI region.例文帳に追加

絶縁層１０３上に半導体層５が積層されてなるＳＯＩ領域と、下地が基板のみからなるバルク領域とを同一の半導体基板１０１に備え、バルク領域に形成されたバルクトランジスタ１０と、ＳＯＩ領域に形成されたＳＯＩトランジスタ２０との間の半導体基板１０１に電位固定用の不純物拡散層９１を備える。 - 特許庁

When forming a source region 24 and a drain region 25 of an NMOS transistor 20 formed on the same silicon substrate 30 along with the NPN transistor 10, a high-concentration region 15 can be formed in the same process, thus excluding an exclusive diffusion process for forming the high-concentration region 15, and manufacturing a semiconductor device 1 with a small number of processes.例文帳に追加

ＮＰＮトランジスタ１０と共に同一シリコン基板３０上に形成されるＮＭＯＳトランジスタ２０のソース領域２４およびドレイン領域２５を形成する際同一工程で高濃度領域１５を形成することができるので、高濃度領域１５を形成するための専用の拡散工程を省き、少ない工程数で半導体装置１を製造することができる。 - 特許庁

Memory information can be written in a memory cell by selecting whether characteristics of transistors are made an enhancement type or a depression type by connecting a transistor through a connection hole in a contact window 39 and power source lines 37 for body potential in a contact window forming process near the final process in a diffusion process for a transistor group of a drive section.例文帳に追加

ドライブ部のトランジスタ群に対して、拡散工程の中の最終に近いコンタクト窓形成工程で、コンタクト窓３９における接続孔を通じたトランジスタとボディ電位用電源配線３７との接続によって、トランジスタの特性をエンハンスメント型にするかデプレッション型にするかを選択することにより、メモリセルへの記憶情報の書き込みを行うことを可能にする。 - 特許庁

The semiconductor device has a selection gate electrode SG of a selection gate transistor ST and a perimeter gate electrode TG of a perimeter gate transistor TR, a first insulation film 30 and a first barrier film 31 on an impurity diffusion layer 28 between gate electrodes SG and TG and the side face of the gate electrode, and a second insulation film 32 filling between the gate electrodes SG and TG on the first barrier film 31.例文帳に追加

選択ゲートトランジスタＳＴの選択ゲート電極ＳＧ、及び周辺トランジスタＴＲの周辺ゲート電極ＴＧを有し、ゲート電極ＳＧ、ＴＧ間の不純物拡散層２８上及びゲート電極側面に第１絶縁膜３０、第１バリア膜３１を有し、第１バリア膜３１上にゲート電極ＳＧ、ＴＧ間を埋める第２絶縁膜３２を有する。 - 特許庁

The semiconductor memory is composed of a transistor TRA for selection (A) and a memory cell MCAM composed of a first electrode 21, a capacitor layer 22 and a second electrode 23 (B), the first electrode 21 is connected, via the transistor TRA for selection, to a bit line BLA and a thermal diffusion layer 25 is formed on or above the memory cell MCAM or under or below the memory cell.例文帳に追加

半導体メモリは、（Ａ）選択用トランジスタＴＲ_Aと、（Ｂ）第１の電極２１とキャパシタ層２２と第２の電極２３とから成るメモリセルＭＣ_AMから構成され、第１の電極２１は選択用トランジスタＴＲ_Aを介してビット線ＢＬ_Aに接続され、メモリセルＭＣ_AMの上若しくは上方、あるいは又、メモリセルの下若しくは下方には、熱拡散層２５が形成されている。 - 特許庁

To separately control a distance from a channel into optimum states under a gate electrode of a salicide layer on a source/drain region of a MOS transistor in an LDD structure, and a distance from a channel into optimum states under a gate electrode of a deep diffusion layer in the source/drain region.例文帳に追加

ＬＤＤ構造のＭＯＳトランジスタのソース・ドレイン領域上におけるサリサイド層のゲート電極下のチャネル部からの距離と、ソース・ドレイン領域のうちの深い拡散層のゲート下電極のチャネル部からの距離を別々に最適状態に制御する。 - 特許庁

The drain diffusion regions 20a and 20b are enhanced in resistance/cm2 by injection of reverse conductivity impurities, so that a semiconductor integrated circuit device of this constitution can be protected against electrostatic breakdown even if a distance L' between a transistor gate 20c and a substrate contact 28 is lessened.例文帳に追加

ドレイン拡散領域２０ａ，２２ａでは、逆導電型の不純物を注入することによって単位面積当たりの抵抗値が増大されているので、トランジスタゲート２０ｃ、基板コンタクト２８間の距離Ｌ’を小さくしても、静電破壊防止を図ることができる。 - 特許庁

A second conductive padding diffusion layer 22 is formed in a part over the second conductive semiconductor layer 21 and the first conductive semiconductor layer 23 in a region where at least a first conductive high voltage system insulated gate version transistor B is formed.例文帳に追加

少なくとも第１導電型高電圧系絶縁ゲート型トランジスタＢを形成する領域の、第２導電型の半導体層２１と第１導電型の半導体層２３とに跨る部分に、第２導電型の埋め込み拡散層２２が形成されている。 - 特許庁

To provide a semiconductor device which has dual gate electrodes and prevents deterioration of the current capacity of a transistor, by suppressing the solid phase diffusion of an impurity in a gate insulating film and the decrease of the capacities of the gate electrodes, and a method for manufacturing the device.例文帳に追加

デュアルゲート電極を有する半導体装置について、不純物のゲート絶縁膜中への固体内拡散を抑制し、ゲート電極容量の減少を抑えてトランジスタの電流能力の低減を防いだ半導体装置及びその製造方法を提供する。 - 特許庁

A diffusion layer region 131 of a transistor 13, constituting a switch of a memory cell and a storage node 151 constituting one electrode of a capacitor 15 are formed of a thin layer 151a, containing oxygen and a layer 151b in which oxygen is not contained.例文帳に追加

メモリセルのスイッチを構成するトランジスタ１３の拡散層領域１３１と容量１５の一方の電極を構成するストレージノード１５１を酸素を含有する薄い酸素含有層１５１ａと酸素を含有していない酸素非含有層１５１ｂとから形成する。 - 特許庁

After a ferroelectric substance 11 connected to one diffusion layer of the MOS transistor 4b, the wiring, an electrode 17 and the like are formed, heat treatment is performed about 300-500°C for about 5-60 minutes in nitrogen as second heat treatment.例文帳に追加

そして、ＭＯＳトランジスタ４ｂの一方の拡散層に接続する強誘電体容量１１、配線及び電極１７等を形成した後、第２の熱処理として窒素中で３００乃至５００℃程度の温度で５乃至６０分程度の熱処理をする。 - 特許庁

A delay determined by a time constant depending on an output resistance and a diffusion layer capacitance of a MOS transistor(TR) single body connected to each input terminal and being a component of the multi-input logic gate circuit is used for a minimum unit of the variable delay time.例文帳に追加

多入力論理ゲート回路を構成するＭＯＳトランジスタであって、各入力端子に接続されるＭＯＳトランジスタ単体の拡散層容量と出力抵抗で決まる時定数による遅延を、可変遅延時間の最小単位として用いる。 - 特許庁

Transfer clock lines for driving the read select transistor 34 and reset clock lines for sweeping charges stored in the floating diffusion 38 are divided into a plurality of systems such that pulses can be applied independently and are arranged to intersect each other.例文帳に追加

読出選択用トランジスタ３４を駆動するための転送クロック線とフローティングディフュージョン３８に蓄積されている電荷を掃き出させるためのリセットクロック線は、それぞれ独立にパルスを印加可能なように複数系統に分け、かつ、互いに交差するように配置する。 - 特許庁

The semiconductor device is characterized in that the insulation region in the internal section of the second well, coupled with the first conductivity-type diffusion region of the first well, makes up a bipolar junction transistor which blocks an electric current from flowing from the first well to the third well.例文帳に追加

前記第２ウェルの内部の前記絶縁領域は、前記第１ウェルの前記第１導電型拡散領域と共にバイポーラジャンクショントランジスタを形成して前記第１ウェルから前記第３ウェルに流れる電流を遮断することを特徴とする。 - 特許庁

To provide a semiconductor device having a contact plug for connecting the source-drain of a transistor with an interconnection by polysilicon in which junction leak current can be reduced, especially, by reducing defects remaining in a diffusion layer.例文帳に追加

本発明はトランジスタのソース・ドレイン拡散層と配線を多結晶シリコンによって接続したコンタクトプラグを有する半導体装置に関し、特に拡散層中に残留する欠陥を低減して接合リーク電流を減少できる半導体装置を提供する。 - 特許庁

In the reverse-blocking insulated gate bipolar transistor of which the substrate thickness is ≤150 μm, a trench groove 23 for isolation region formation formed on a first principal surface side is used to form an isolation diffusion region 32.例文帳に追加

基板の厚さが１５０μｍ以下の逆阻止型絶縁ゲート形バイポーラトランジスタにおいて、第一主面側に形成した分離領域形成用トレンチ溝２３を利用して分離拡散領域３２が形成されている逆阻止型絶縁ゲート形バイポーラトランジスタとする。 - 特許庁

The parameter determining unit specifically determines parameters on mechanical stress applied to a transistor having a gate serving as a gate electrode according to the layout pattern of a plurality of gates when the gates are provided in the same diffusion region.例文帳に追加

パラメータ決定手段は、同一の拡散領域内に複数のゲートが設けられている場合において、ゲート電極として機能するゲートを有するトランジスタにかかる機械的応力に関するパラメータを、複数のゲートのレイアウト形状に応じて一意に決定する。 - 特許庁

Thus, there is provided a MIS transistor wherein electrode oxidation is suppressed in the gate electrode interface, effectual work function deterioration in the gate electrode does not occur, and threshold voltage Vt is reduced, by absorbing diffusion oxygen in the oxygen concentration adjusting thin film 4.例文帳に追加

これにより、酸素濃度調整薄膜４に拡散酸素が吸収されることによって、ゲート電極界面における電極酸化を抑制し、ゲート電極の実効的な仕事関数の劣化が起きず、閾値電圧Ｖｔを低減したＭＩＳトランジスタを実現できる。 - 特許庁

In the CMOS image sensor, drive of the unit pixel is controlled such that the reset transistor 64 resets the charge in the floating diffusion regions 63 in every plurality of rows not neighboring to one another in the pixel array part before transfer of charge by the transfer gate 62.例文帳に追加

そして、CMOSイメージセンサにおいては、転送ゲート６２による電荷転送前に、画素アレイ部において互いに隣接しない複数の行毎に、リセットトランジスタ６４による浮遊拡散領域６３の電荷をリセットするように単位画素の駆動が制御される。 - 特許庁

In the reverse blocking insulated gate type bipolar transistor of which the substrate thickness is equal to 150 μm or less, a trench 23 formed on a first main surface side is used to form an isolation diffusion region 32.例文帳に追加

基板の厚さが１５０μｍ以下の逆阻止型絶縁ゲート形バイポーラトランジスタにおいて、第一主面側に形成した分離領域形成用トレンチ溝２３を利用して分離拡散領域３２が形成されている逆阻止型絶縁ゲート形バイポーラトランジスタとする。 - 特許庁

The solid-state imaging device has a plurality of unit pixels arrayed which consist of: a storage well 2 for accumulating electric charges generated by a photoelectric conversion element with incident light; a transfer control element region TT for transferring electric charges to a floating diffusion region; and an output transistor Tm for outputting pixel signals amplified using the electric charges transferred to the floating diffusion region.例文帳に追加

本発明の固体撮像装置は、入射した光によって光電変換素子が発生した電荷を蓄積する蓄積ウェル２と、電荷をフローティングディフュージョン領域へ転送するための転送制御素子領域ＴＴと、フローティングディフュージョン領域に転送された電荷に基づいて増幅された画素信号を出力するための出力用トランジスタＴｍと、を備えた単位画素を、複数配列して構成される。 - 特許庁

The vertical transistor has a semiconductor region, a columnar region provided on the semiconductor region, a gate insulating film provided covering a side face of the columnar region, a gate electrode provided on the gate insulating film, a first impurity diffusion region provided over the columnar region, and a second impurity diffusion region provided in the semiconductor region to surround the columnar region.例文帳に追加

縦型トランジスタは、半導体領域と、半導体領域上に設けられた柱状領域と、柱状領域の側面を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、柱状領域の上部に設けられた第１の不純物拡散領域と、半導体領域内に柱状領域を囲むように設けられた第２の不純物拡散領域と、を有する。 - 特許庁

A drain region of the N-type MOS transistor for protection against ESD is electrically connected to a drain contact region formed of an impurity diffusion region identical in conductivity with the drain region via a drain extension region formed of an impurity diffusion region identical in conductivity with the drain region disposed on a side face and a lower face of a trench isolation region.例文帳に追加

ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、トレンチ分離領域の側面および下面に設置されたドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレイン延設領域を介して、ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレインコンタクト領域と電気的に接続している半導体装置とした。 - 特許庁

First metal wirings 10 and 14 of first and second transistors connected, respectively, with first and second gates 4 and 6 constituting a pair transistor are connected, with first and second P-type diffusion layers 7 and 11, respectively.例文帳に追加

ペアトランジスタを構成する第一のゲート電極４と第二のゲート電極６にそれぞれ接続している第一トランジスタの第一金属配線１０と第二トランジスタの第一金属配線１４が、それぞれ第一のＰ型拡散層７および第二のＰ型拡散層１１に接続された構成とする。 - 特許庁

To solve the problem that a process for decreasing a leak current caused by an influence of defect in an implantation of a fluorine ion is required for a p-channel MOS transistor which suppresses diffusion of a boron ion to channel regions in a lateral direction by the fluorine ion to prevent an occurrence of a short channel effect.例文帳に追加

フッ素イオンによりボロンイオンのチャネル領域への横方向拡散を抑制して短チャネル効果の発生を防止するｐチャネル型ＭＯＳトランジスタには、フッ素イオン注入時の欠陥による影響起因のるリーク電流を減らすプロセスが必要となっている。 - 特許庁

The npn bipolar transistor 30 is formed on the surface of the semiconductor substrate 11, and among its base area (P-wel 14b), the p-type diffusion layer 16b is formed on a joint to join with a collector area in such manner that the impurity concentration of the above area is locally elevated.例文帳に追加

こうした半導体基板１１の表面に、上記ＮＰＮ型バイポーラトランジスタ３０を形成し、そのベース領域（Ｐウェル１４ｂ）のうち、コレクタ領域と接合する接合部に同領域の不純物濃度を局所的に高く設定するかたちでＰ型拡散層１６ｂを形成する。 - 特許庁