「source-region」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

Then, thermal treatment (annealing) after ion implantation is executed at a temperature lower than the temperature for thermal treatment for the source region and the drain region.例文帳に追加

次に、当該イオン注入後の熱処理（アニーリング）をソース領域・ドレイン領域の際の熱処理よりも低い温度で行う。 - 特許庁

In a surface layer of a semiconductor substrate 1, at least one pair of source region 10a and drain region 10b is formed.例文帳に追加

少なくとも１対のソース領域１０ａおよびドレイン領域１０ｂが半導体基板１の表層部に形成されている。 - 特許庁

Then, ion implantation and thermal treatment (annealing) are executed through the contact hole 7, and a source region 8 and a drain region 9 are formed.例文帳に追加

次に、コンタクトホール７を介してイオン注入・熱処理（アニーリング）し、ソース領域８及びドレイン領域９を形成する。 - 特許庁

In addition, a low-resistance layer is formed on the source region 116, the drain region 117, and a gate electrode 115.例文帳に追加

加えて、ソース領域１１６，ドレイン領域１１７領域上およびゲート電極１１５上に低抵抗層を形成する。 - 特許庁

A source region and a gate region are formed, in regions sandwiching the gate electrode from among the surface layer part of the semiconductor substrate.例文帳に追加

半導体基板の表層部のうち、ゲート電極を挟む領域の各々に、ソース及びドレイン領域が形成されている。 - 特許庁

The surface side of the single-crystal silicon layer 3 between the source region 10 and the drain region 11 functions as a channel layer 3a.例文帳に追加

ソース領域１０とドレイン領域１１との間の単結晶シリコン層３の表面側はチャネル層３ａとして機能する。 - 特許庁

The first window is formed with the source region, and any of the second window is finished on the surface of the silicon substrate in the embedding collector region.例文帳に追加

第１ウインドウは、ソース領域が形成され、第２ウインドウは、埋め込みコレクタ領域で、何れもシリコン基板表面で終わる。 - 特許庁

Then a wiring process is performed where a wiring electrode 7 electrically connected to the source region S and the drain region D is formed.例文帳に追加

さらに配線工程を行い、ソース領域Ｓ及びドレイン領域Ｄに電気接続する配線電極７を形成する。 - 特許庁

A semiconductor device includes a silicon layer 101 which has a transistor active region including a source and drain region in a transistor.例文帳に追加

半導体装置は、トランジスタのソースおよびドレイン領域を含んだトランジスタ活性領域を含んだシリコン層１０１を含む。 - 特許庁

To provide a semiconductor device where contact with a source region and a drain region of a thin film transistor surely is ensured.例文帳に追加

本発明は、薄膜トランジスタのソース領域やドレイン領域へのコンタクトを確実にした半導体装置を提供するものである。 - 特許庁

The first body region 36, the second body region 37, and a first source region 38 are formed around an outer circumference of the trench 31, and an N-type protection semiconductor region 40 is also formed around an outer circumference of the trench 31.例文帳に追加

トレンチ３１の外周にも第１のボデイ領域３６と第２のボデイ領域３７と第１のソース領域３８とが設けられ、且つN型の保護半導体領域４０が設けられている。 - 特許庁

To provide a method of manufacturing a MOSFET in which a source region and a drain region, each having an LDD region in a region just underneath the gate electrode edge, are formed even though no side-wall is formed.例文帳に追加

サイドウォールを形成せずとも、ゲート電極端直下の領域にＬＤＤ領域を持つソース領域及びドレイン領域が形成できるＭＯＳＦＥＴの製造方法を提供する。 - 特許庁

An n-type drain region 4 and a p-type well region 5 are formed apart from each other in a semiconductor layer 3 on an insulation layer 2, and an n-type source region 6 is formed in the p-type well region 5.例文帳に追加

絶縁層２上の半導体層３内に、ｎ形ドレイン領域４とｐ形ウェル領域５とが離間して形成され、ｐ形ウェル領域５にｎ形ソース領域６が形成される。 - 特許庁

A metal silicide layer covers a region spreading from a source region of the first conductive channel MOS contained in the memory cell adjacent to the connection section and installed adjacent to the well tap region to the well tap region.例文帳に追加

つなぎ部に隣接するメモリセルに含まれ、ウェルタップ領域に隣接して設けられた第１導電チャネルＭＯＳのソース領域から、ウェルタップ領域まで広がる領域を、金属シリサイド層が覆う。 - 特許庁

In an enhancement type transistor, a high density P region 17 formed in a channel region under a gate electrode 13 is made to be in touch with a source region 15b and is made not to be in touch with a drain region 15a.例文帳に追加

エンハンスメント型トランジスタにおいて、ゲート電極１３下のチャネル領域に形成される高濃度Ｐ領域１７を、ソース領域１５ｂに接し、ドレイン領域１５ａに接しないようにする。 - 特許庁

Then, the semiconductor device 1 has, in an LDMOS region 5, an LDMOSFET (Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor) composed of a body region 8, a drain buffer region 9, a source region 11, a gate electrode 14 etc.例文帳に追加

そして、半導体装置１は、ＬＤＭＯＳ領域５に、ボディ領域８、ドレインバッファ領域９、ソース領域１１およびゲート電極１４などからなるＬＤＭＯＳＦＥＴを備えている。 - 特許庁

An n-type semiconductor layer 3, p^+-well region 5, n^++-type source region 6, p^++-type base contact region 7 are formed surrounding the n^++-type drain region 4 in a flat plane.例文帳に追加

平面形状において、ｎ形半導体層３、ｐ^＋形ウェル領域５、ｎ^＋＋形ソース領域６、ｐ^＋＋形ベースコンタクト領域７がｎ^＋＋形ドレイン領域４を囲むように形成されている。 - 特許庁

Then, the source region 19, the first drain region 21A, and a second drain region 21B are activated in an atmosphere of nitrogen for about an hour at a temperature to activate the implanted region.例文帳に追加

その後、注入領域が活性化する温度の窒素雰囲気で１時間程度の熱処理を行なうことにより、ソース領域１９並びに第１及び第２のドレイン領域２１Ａ、２１Ｂを活性化する。 - 特許庁

This field effect transistor has an insulator region 102, which extends to the position under a drain region 104, passing under a channel region 109 from the position under a source region 103.例文帳に追加

半導体基板１０１上に、ソース領域１０３の下方の位置からチャネル領域１０９の下方を通ってドレイン領域１０４の下方の位置まで延在する絶縁体領域１０２を有する。 - 特許庁

The complete-depletion type SOI semiconductor device includes an nMOS-type element having a p-type polycrystalline SiGe gate electrode 15, a body region (channel region) 13B made of an n-type semiconductor, a source region 13S, and a drain region 13D.例文帳に追加

ｐ型多結晶ＳｉＧｅゲート電極１５並びにｎ型半導体からなるボディ領域（チャネル領域）１３Ｂ、ソース領域１３Ｓ、ドレイン領域１３Ｄを備えたｎＭＯＳ型素子が含まれる。 - 特許庁

The Si upper layer 206 is thinned within a range of a layer thickness of 5 to 200 nm, and protruded source region 212, drain region 218, LDD region 216 and internal drain region 214 are formed.例文帳に追加

Ｓｉ上部層２０６は、層厚５〜２００ｎｍの範囲に薄化され、隆起した、ソース領域２１２、ドレイン領域２１８、ＬＤＤ領域２１６及び内部ドレイン領域２１４が形成される。 - 特許庁

Additionally, an n diffusion region 4 is formed adjacent to the p diffusion region 3, and a source electrode 11 is formed in contact with both the surfaces of the n diffusion region 4 and the p diffusion region 3.例文帳に追加

また、ｐ拡散領域３と隣接してｎ拡散領域４が形成され、このｎ拡散領域４とｐ拡散領域３との双方の表面に接触してソース電極１１が形成される。 - 特許庁

At the time of forming an n--type drift area 1c and a p-type base region 2 and an n+-type source region 3, an n--type well layer 11 and a p-type base region 12 and an n+-type region 13 are also formed at the time same.例文帳に追加

ｎ^-型ドリフト領域１ｃ、ｐ型ベース領域２、及びｎ^+型ソース領域３の形成時に、ｎ^-型ウェル層１１、ｐ型ベース領域１２、及びｎ^+型領域１３も同時に形成する。 - 特許庁

This has semiconductor regions 110a and 110b, and 111a and 111b which have the same conductive type as the conductive type of the channel region 109, respectively, between the source region 103 and a drain region 140 and the insulator region 102.例文帳に追加

ソース領域１０３、ドレイン領域１０４と絶縁体領域１０２との間に、それぞれチャネル領域１０９の導電型と同じ導電型を持つ半導体領域１１０ａ，１１０ｂ；１１１ａ，１１１ｂを有する。 - 特許庁

The active region is composed of a source region 2, a drain region 3, and a channel region under a gate oxide film 5, and is formed on the semiconductor substrate 1 directly below the electrode pad 12.例文帳に追加

活性領域は、ソース領域２、ドレイン領域３、及びゲート酸化膜５下のチャネル領域から構成され、活性領域は、電極パッド１２のほぼ直下の半導体基板１に形成されている。 - 特許庁

An extension region 6 is formed to an upper layer of the silicon substrate 1 with a channel region under the gate electrode 5 inbetween and a source / drain region 9 connected to the extension region 6 is formed.例文帳に追加

ゲート電極５下方のチャネル領域を挟んでシリコン基板１上層にエクステンション領域６が形成され、エクステンション領域６に接続するソース・ドレイン領域９が形成されている。 - 特許庁

The high-voltage circuit unit 11 is provided at an interval from the extension drain region 24 in a region opposite to the source region 22 opposite to the extension drain region 24 in the semiconductor substrate 10.例文帳に追加

高電圧回路部１１は、半導体基板１０における延長ドレイン領域２４に対するソース領域２２と反対側の領域に延長ドレイン領域２４と間隔をおいて設けられている。 - 特許庁

The N^+ layer 10 is provided at the left side end part of the element formation region 20 so as to be surrounded by the element isolation region, the P^+ source layer 9, and the P^+ source layer 11 and also provided at the bottom of the P^+ source layer 11.例文帳に追加

Ｎ^＋層１０は、素子分離領域、Ｐ^＋ソース層９、及びＰ^＋ソース層１１に取り囲まれるように素子形成領域２０の左側端部に設けられ、Ｐ^＋ソース層１１の底部にも設けられる。 - 特許庁

The source/drain region 42 and the strain imparting layer 20 are spaced apart from each other.例文帳に追加

ソース・ドレイン領域４２と上述の歪み付与層２０とは、互いに離間している。 - 特許庁

A region p+-type buried layer 7 is disposed under an n+-type source layer 13.例文帳に追加

Ｎ＋型のソース層１３の下の領域Ｐ＋型の埋め込み層７が配置される。 - 特許庁

The polycrystalline silicon film 4 is etched, and a low concentration source/drain region 9 is formed.例文帳に追加

次に多結晶シリコン膜４をエッチングし、低濃度ソース・ドレイン領域９を形成する。 - 特許庁

A buried metal is in contact with a body region but is not in contact with a source or a drain.例文帳に追加

埋め込み金属はボディ領域と接触するが、ソースまたはドレインとは接触しない。 - 特許庁

Four source regions are separated from one another in a region diagonally in the square shape.例文帳に追加

４個のソース領域は四角形の対角線に沿う領域で相互に分離されている。 - 特許庁

Furthermore, avalanche resistance is enhanced because the n+ type source region 5 is formed smaller.例文帳に追加

また、ｎ＋型ソース領域５が小さく形成されのでアバランシェ耐量が大きくなる。 - 特許庁

To avoid overetching of a source/drain region in an MOSFET of an SOI structure.例文帳に追加

ＳＯＩ構造のＭＯＳＦＥＴにおけるソース・ドレイン領域のオーバーエッチングを回避する。 - 特許庁

A P^- region 11 being a P-type body is derived onto the partial surface of a source side.例文帳に追加

Ｐ型のボディーであるＰ^-領域１１はソース側の一部表面上に導出される。 - 特許庁

A plurality of LED modules 31 are arranged in a row along the length direction of the light source region.例文帳に追加

複数のＬＥＤモジュール３１は光源領域の長さ方向に沿って並んでいる。 - 特許庁

A gate insulating film 3 is disposed on a channel region mutually between the source/drain regions.例文帳に追加

ゲート絶縁膜３がソース／ドレイン領域相互間のチャネル領域上に配設される。 - 特許庁

In a transistor region, a source interconnect layer and a gate electrode are buried in trenches.例文帳に追加

トランジスタ領域では、ソース配線層とゲート電極がトレンチ内に埋め込まれている。 - 特許庁

Further, the source 25a is electrically connected to a body region of the first transistor 10.例文帳に追加

さらに、第１トランジスター１０のボディ領域にソース２５ａが電気的に接続されている。 - 特許庁

On the top surface of a p-type silicon substrate 1, an n-type source/drain region 4 is formed.例文帳に追加

ｐ型シリコン基板１の表面に、ｎ型ソース／ドレイン領域４が形成される。 - 特許庁

The source electrode 21 is connected to the first part 15c of the semiconductor region 15.例文帳に追加

ソース電極２１は半導体領域１５の第１の部分１５ｃに接続されている。 - 特許庁

A groove 11 is formed so as to be recessed from the surface on the source region 9.例文帳に追加

ソース領域９には、溝１１がその表面から掘り下がって形成されている。 - 特許庁

In the internal region of the P-type well 23, an N^+-type source layer 26 is formed.例文帳に追加

Ｐ型ウエル２３の内方の領域にはＮ^+型ソース層２６が形成されている。 - 特許庁

To reduce wiring resistance by devising a method of contacting a source/drain region.例文帳に追加

ソース／ドレイン領域へのコンタクトの方法を改良することにより、配線抵抗を減らす。 - 特許庁