「source-region」に関連した英語例文の一覧と使い方(40ページ目) - Weblio英語例文検索

A field-effect type transistor using a metal oxide film for the channel includes a channel region, and a source region and a drain region with a lower oxygen content and higher conductivity than the channel region in the metal oxide, in which the channel region exhibits semiconductor characteristics and the oxygen content decreases with depth below the surface.例文帳に追加

金属酸化物をチャネルに用いる電界効果型トランジスタであって、 前記金属酸化物中にチャネル領域と、前記チャネル領域に比べて酸素濃度が低く導電性の高いソース領域及びドレイン領域とを有し、前記チャネル領域は半導体性を示し、かつ表面から深さが増すにつれて酸素濃度が低くなっている。 - 特許庁

In the driving transistor 22_B with LDD structure, an LDD region 226 located between a source/drain region 223 and a channel region 225 on the power supply side is formed outside a region facing a gate electrode 221, thereby reducing a value of parasitic capacitance formed between an LDD region 223 and the gate electrode 221 on the power supply side.例文帳に追加

そして、ＬＤＤ構造を採る駆動トランジスタ２２_Bにおいて、電源側のソース／ドレイン領域２２３とチャネル領域２２５との間に位置するＬＤＤ領域２２６については、ゲート電極２２１と対向する領域外に形成することで、電源側のＬＤＤ領域２２３とゲート電極２２１との間に形成される寄生容量の容量値を低減する。 - 特許庁

While the drain region Drm and the source region Srm are composed of a low-concentration semiconductor region 12 and a high-concentration semiconductor region 15, respectively, a distance between the switch gate electrode SG and the memory gate electrode FG is set to be shorter than two times of the height of the sidewall 14, and only the low-concentration semiconductor region 12 is formed here.例文帳に追加

ドレイン領域Ｄｒｍおよびソース領域Ｓｒｍはそれぞれ低濃度の半導体領域１２と高濃度の半導体領域１５により構成するが、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の距離をサイドウォール１４の２倍未満とし、ここには低濃度の半導体領域１２のみを形成する。 - 特許庁

A short channel region 12 having polarity reverse to that of a low-concentration body region 10 and high in concentration is selectively formed between the low-concentration body region 10 becoming a channel and an element isolation film 4 and immediately under a gate oxide film 8, and a shape where only a part immediately under the gate oxide film 8 of the body region 10 is retracted toward a high-concentration source region 7 is provided.例文帳に追加

チャネルとなる低濃度ボディ領域１０と素子分離膜４の間かつゲート酸化膜８の直下に選択的に低濃度ボディ領域１０と逆の極性で濃度が高いショートチャネル領域１２を設け、ボディ領域１０のゲート酸化膜８直下部分のみを高濃度ソース領域７側に後退させた形状を実現する。 - 特許庁

The n-type high-density region HR has higher n-type impurity density than the n^- epitaxial layer EP, is disposed between the p-type back gate region BG and n-type drain region DR, and has peak density at a deeper position from the principal surface 12 than a pn junction portion of the p-type back gate region BG and n^+ source region SR.例文帳に追加

ｎ型高濃度領域ＨＲは、ｎ^-エピタキシャル層ＥＰよりも高いｎ型不純物濃度を有し、ｐ型バックゲート領域ＢＧとｎ型ドレイン領域ＤＲとの間に位置し、かつｐ型バックゲート領域ＢＧとｎ^+ソース領域ＳＲとのｐｎ接合部よりも主表面１２から深い位置にピーク濃度を有している。 - 特許庁

A channel region has a first halo region extended from the center of the channel region toward the surfaces of source and drain extension regions and having a first conductivity-type impurity concentration higher than that of the center part thereof and also has a second halo region, located at a position deeper than the lower part of the first halo region and having a first conductivity-type impurity concentration higher therethan.例文帳に追加

チャネル領域においては、チャネル領域中央からソースおよびドレインのエクステンション領域の表面側に向けては中央部よりも濃い第１導電型不純物濃度を持つ第１ハロー領域と、第１ハロー領域下部の深い位置には、さらに濃い第１導電型不純物濃度を持つ第２ハロー領域を有する。 - 特許庁

The compound IC 10 is provided with trench portions 60 which are provided in the island region and each of which includes a second embedded conductor 62 opposite to a side of a body region 28 between a side of a drift region 22 of the LDMOS transistor 20 and/or a source region 26, and the drift region 22, through a second side wall oxidation film 64.例文帳に追加

複合ＩＣ１０は、その島領域内に設けられており、ＬＤＭＯＳトランジスタ２０のドリフト領域２２の側面及び／又はソース領域２６とドリフト領域２２の間のボディ領域２８の側面に第２側壁酸化膜６４を介して対向する第２埋込み導電体６２を有するトレンチ部６０を備えている。 - 特許庁

An impurity region 18, where dilute gas element (called dilute gas) is added is to a semiconductor film having crystal structure, using a mask 17, is made, and the above impurity region 18 is made the source region or the drain region after gettering for segregation to the above impurity region 18 by the heat treatment to the metallic element contained in the semiconductor film.例文帳に追加

本発明は結晶構造を有する半導体膜へマスク１７を用いて希ガス元素（希ガスとも呼ばれる）を添加した不純物領域１８を形成し、半導体膜に含まれる金属元素を加熱処理により前記不純物領域１８に偏析させるゲッタリングを行った後、前記不純物領域１８をソース領域またはドレイン領域とする。 - 特許庁

In this semiconductor device, including between an external connection terminal and an internal circuit region, an NMOS transistor for ESD protection having a gate potential fixed to a ground potential, an external connection terminal is formed above a drain region of the NMOS transistor for ESD protection, and the drain region is surrounded by a source region via a channel region.例文帳に追加

外部接続端子と内部回路領域との間にゲート電位をグランド電位に固定したＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、外部接続端子はＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上に形成し、ドレイン領域はチャネル領域を介してソース領域に囲まれるようにした。 - 特許庁

The FeGFET device is further provided with a ferroelectric gate region formed on at least one sidewall of the channel region, at least one gate electrode electrically contacting the ferroelectric gate region, and a second drain/source electrode, formed on the top surface of the channel region and electrically contacts the channel region.例文帳に追加

ＦｅＧＦＥＴデバイスは、さらに、チャネル領域の少なくとも１つの側壁上に形成された強誘電体ゲート領域、該強誘電体ゲート領域と電気的に接触している少なくとも１つのゲート電極、およびチャネル領域の上面上に形成され、チャネル領域と電気的に接触している第２のドレーン／ソース電極を備える。 - 特許庁

A silicon carbide semiconductor is formed, wherein an n^- drift region 2, a p-base region 3 and an n^+ source region 4 are laminated in this order by an epitaxial growth method on a semiconductor substrate 1 containing a plane orientation of a front surface as a (000-1) plane.例文帳に追加

おもて面の面方位を（０００−１）面とする半導体基板１上に、エピタキシャル成長法によってｎ^-ドリフト領域２、ｐベース領域３およびｎ^+ソース領域４をこの順に積層した炭化珪素半導体を形成する。 - 特許庁

In the high withstand voltage element area 7, a high withstand voltage side source region 13 and a high withstand voltage side drain region 14 adjacent to a channel region 38 opposed to the gate electrode 11 for the high withstand voltage element are formed on a surface layer part of the silicon substrate 2.例文帳に追加

また、高耐圧素子領域７において、シリコン基板２の表層部に、高耐圧素子用ゲート電極１１に対向するチャネル領域３８隣接する高耐圧側ソース領域１３および高耐圧側ドレイン領域１４を形成する。 - 特許庁

The N type impurity for forming a lightly doped source region and drain region 22 of an N type MOS transistor and the N type impurity for forming a base region 26 of a vertical PNP transistor are doped by the same step.例文帳に追加

Ｎ型ＭＯＳトランジスタの低濃度ソース領域及びドレイン領域２２を形成するためのＮ型不純物の導入と、バーチカルＰＮＰトランジスタのベース領域２６を形成するためのＮ型不純物の導入を同一の工程で行う。 - 特許庁

A part of an impurity region which is formed in a semiconductor 4 where channels are formed and located on the side of a source region 8 is covered with a thick insulating film 10, and a gate insulating film 11 is formed on a channel forming region to form a level difference.例文帳に追加

チャネルが形成される半導体４に形成した不純物領域のうち、少なくともソース領域８の側を厚い絶縁膜１０で覆い、チャネル形成領域の上にゲート絶縁膜１１を形成し、これにより段差を形成する。 - 特許庁

The semiconductor device 1 has a vertical structure in which an N^+-type source region 15 and an N^--type drift region 13 are arranged spaced apart from each other across a P-type body region 12 in a vertical direction perpendicular to a surface 9 (main surface) of an epitaxial layer 8.例文帳に追加

半導体装置１は、Ｎ^＋型ソース領域１５とＮ^−型ドリフト領域１３とがエピタキシャル層８の表面９（主面）に垂直な縦方向にＰ型ボディ領域１２を介して離間して配置された、縦型構造を有する。 - 特許庁

Next, after depositing another oxide film 21 in the film thickness of about 1500 Å on the whole surface, the element isolating oxide film is selectively removed from the region of a tunnel oxide film 11 and the region intersecting with a prospective source forming region by the SAS etching step.例文帳に追加

その後、全面に酸化膜２１を約１５００Åの膜厚で堆積した後、ＳＡＳエッチングにより、トンネル酸化膜１１及びソース形成予定領域と交叉する領域における素子分離酸化膜を選択的に除去する。 - 特許庁

The semiconductor film 20 including the source region and the semiconductor film 21 including the drain region are separately formed at both sides of an insulating member 30, which are sandwiched between the semiconductor films 20 and 21, and the semiconductor film 22 including the channel region is formed on the insulating member 30.例文帳に追加

絶縁部材３０を挟んでその両側に、ソース領域を含む半導体膜２０とドレイン領域を含む半導体膜２１とが分けて形成され、絶縁部材３０の上に、チャネル領域を含む半導体膜２２が形成されている。 - 特許庁

The semiconductor thin film is provided with an LDD region 4 positioned on both sides of the gate electrode, where n-type impurities are present in low density, and a source/drain region 3 positioned on the outer side of the LDD region where the n-type impurities are present at high concentration.例文帳に追加

半導体薄膜は、ゲート電極の両側に位置しn型不純物が低濃度に存在するＬＤＤ領域４、及びＬＤＤ領域の外側に位置しn型不純物が高濃度に存在するソース／ドレイン領域３を有する。 - 特許庁

A fin-type semiconductor region 102 has a channel forming region 106 having a first width W1 in a gate width direction, and a source/drain forming region 107 having a second width W2, which is in the gate width direction and wider than the first width W1.例文帳に追加

フィン型半導体領域１０２は、ゲート幅方向に第１の幅Ｗ１を持つチャネル形成領域１０６と、ゲート幅方向に第１の幅Ｗよりも広い第２の幅Ｗ２を持つソース・ドレイン形成領域１０７とを有する。 - 特許庁

As a light source 1a of the light irradiation section 1, a lamp for emitting light of a wavelength region establishing [integrated irradiance (a) of a wavelength region of 310-360 nm]>[integrated irradiance (b) of a wavelength region of 360-570 nm] is used.例文帳に追加

光照射部１の光源１ａとしては、［３１０ｎｍ〜３６０ｎｍの波長領域の積算放射照度ａ］＞［３６０ｎｍ〜５７０ｎｍの波長領域の積算放射照度ｂ］となるような波長域の光を放出するランプを用いる。 - 特許庁

In a first region between the gate electrode 10 and the drain electrode 8, and in a second region between the gate electrode 10 and the source electrode 9, a trench is formed in at least one portion in at least the cap layer 5 of the first region.例文帳に追加

ゲート電極１０とドレイン電極８の間である第１領域及びゲート電極１０とソース電極９の間である第２領域のうち、少なくとも第１領域のキャップ層５において少なくとも１箇所にトレンチが形成される。 - 特許庁

To obtain a fabrication method of semiconductor device in which the impurity concentration is optimized in an extension region between a channel forming region and each source-drain region and the impurity concentration profile can be controlled with high accuracy.例文帳に追加

チャネル形成領域と各ソース／ドレイン領域との間に位置するエクステンション領域における不純物濃度の最適化を図り、且つ、不純物濃度プロファイルの高精度制御を達成し得る半導体装置の製造方法を提供する。 - 特許庁

A semiconductor layer comprises a channel formation region, an LDD region, and source and drain regions, the LDD region overlapping a first gate electrode through a gate insulation film.例文帳に追加

半導体層は、チャネル形成領域と、ＬＤＤ領域と、ソース領域及びドレイン領域とを有しており、ＬＤＤ領域はゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっていることを特徴とする半導体表示装置 - 特許庁

A prescribed potential difference is produced between the drain region 4 and the source region 3, by which electrons are moved from the control gate electrode 7 to the N-type impurity region 9 and furthermore accelerated to be injected into the floating gate electrode 11.例文帳に追加

そして、ドレイン領域４とソース領域３との間に所定の電位差を設けることにより、制御ゲート電極７からｎ型不純物領域９へ電子を移動させ、更にこの電子を加速して浮遊ゲート電極１１に注入する。 - 特許庁

Moreover, since the electrode which is connected with the region 6 is constituted of the film 22, an ohmic contact of the film 22 with the region 6 can be made even through an Ni film 23, which is connected with an n+ source region 5, overlaps the film 22.例文帳に追加

また、ｐ型領域６と接続される電極をＡｌ膜２２で構成することにより、ｎ^+ 型ソース領域５に接続されるＮｉ膜２３とＡｌ膜２２がオーバラップしてもＡｌ膜２２とｐ型領域６とがオーミック接触するようにできる。 - 特許庁

In this way, the impurity concentration can be easily made higher in a portion to be formed for insertion into the lower part of an n^+-source region 8 in the p^+-type contact region 9 than in a portion to be formed on the substrate surface side of a p-type base region 7.例文帳に追加

これにより、容易にｐ^+型コンタクト領域９のうちのｎ^+型ソース領域８の下方に入り込むように形成される部分をｐ型ベース領域７の基板表面側に形成される部分よりも不純物濃度が濃くできる。 - 特許庁

The diffusion layer 17 has a gate region 24 provided right below the gate electrode 20 and is provided with a pair of groove portions 25 between the gate region 24 and source electrode and between the gate region 24 and drain electrode 22.例文帳に追加

拡散層１７は、ゲート電極２０の直下に設けられたゲート領域２４を有しており、このゲート領域２４とソース電極２１との間およびゲート領域２４とドレイン電極２２との間に一対の溝部２５が設けられている。 - 特許庁

To provide a method for manufacturing semiconductor device suppressing channeling in ion implantation for forming source region/drain region, forming low resitant and shallow impurity diffusion region, and having micro MOS transistor advantageous to short channel effect.例文帳に追加

ソース領域／ドレイン領域を形成するためのイオン注入時のチャネリングを抑止し、低抵抗で浅い不純物拡散領域が形成され、短チャネル効果に対して有利な微細ＭＯＳトランジスタを有す半導体装置の製造方法を提供する。 - 特許庁

By such a structure, the gate electrode 12 is made to have a gate voltage potential and a channel region is made to be on, which enables a current to flow easily between an n^+-type drain region 10 and an n^+-type source region 9.例文帳に追加

このような構造により、サージが印加されたときに、ゲート電極１２にゲート電位を持たせることができ、チャネル領域をオンさせられるため、ｎ^+型ドレイン領域１０とｎ^+型ソース領域９との間で電流が流れ易くなるようにできる。 - 特許庁

A gate electrode layer 6 faces, across a gate insulating layer 5, a p-type back gate region 1 which is sandwiched between an n-type source region 2 and an n-type epitaxial region 44, and a sidewall insulating layer 7 is so formed as to cover its sidewall.例文帳に追加

ｎ型ソース領域２とｎ型エピタキシャル領域４４とに挟まれるｐ型バックゲート領域１にゲート絶縁層５を介在してゲート電極層６が対向しており、その側壁を覆うように側壁絶縁層７が形成されている。 - 特許庁

A distance from the bottom of a trench to a source region 3 in a channel region 7, i.e., a channel length L, is set to at least one time and less than two times a distance between facing side walls of the trench in the channel region, i.e., the thickness H of the channel.例文帳に追加

チャネル領域７にあって溝の底部からソース領域３までの距離すなわちチャネル長Ｌを、チャネル領域にあって対面する溝の側壁同士の距離すなわちチャネル厚みＨの１倍以上で２倍未満にした半導体装置。 - 特許庁

On the surface layer of the silicon layer 33, located between a base region 35 and the N^+-type well region 34, there are formed an N-type impurity region 44 of a higher concentration impurity than in the silicon layer 33 to a degree which does not influence the source-drain breakdown volage.例文帳に追加

ベース領域３５とＮ^＋型ウェル領域３４との間のシリコン層３３の表面層には、ソース・ドレイン間耐圧に影響しない程度にシリコン層３３より高い不純物濃度のＮ型不純物領域４４が形成されている。 - 特許庁

Further, the electrooptical device has a light shield portion 410 which is made of the same film with the gate electrode, at least overlaps with a pixel-electrode side source-drain region 1e of the semiconductor layer, and is electrically connected to the pixel electrode and pixel-electrode side source-drain region.例文帳に追加

更に、ゲート電極と同一膜からなり、半導体層の画素電極側ソースドレイン領域１ｅと少なくとも部分的に重なると共に画素電極及び画素電極側ソースドレイン領域と電気的に接続された遮光部４１０を備える。 - 特許庁

To separately control a distance from a channel into optimum states under a gate electrode of a salicide layer on a source/drain region of a MOS transistor in an LDD structure, and a distance from a channel into optimum states under a gate electrode of a deep diffusion layer in the source/drain region.例文帳に追加

ＬＤＤ構造のＭＯＳトランジスタのソース・ドレイン領域上におけるサリサイド層のゲート電極下のチャネル部からの距離と、ソース・ドレイン領域のうちの深い拡散層のゲート下電極のチャネル部からの距離を別々に最適状態に制御する。 - 特許庁

First silicifying annealing, wet-etching, and second silicifying annealing are performed on the Co film, and an invert reaction to a CoSi2 film is completed, and the CoSi2 film is formed on the gate electrode 26, the N-type source/drain region 32 and the P-type source/drain region 34.例文帳に追加

１回目のシリサイド化アニーリング、ウエットエッチング及び２回目のシリサイド化アニーリングをＣｏ膜に施して、ＣｏＳｉ_2 膜への転化反応を完結させ、ゲート電極２６、Ｎ型ソース／ドレイン領域３２及びＰ型ソース／ドレイン領域３４上にＣｏＳｉ_2 膜を形成する。 - 特許庁

In the P-type silicon layer 3, every memory cell, N-type source and drain diffusion layers 7, 8 extended to the buried oxide film 2 are so formed that the region sandwiched between the source and drain diffusion layers 7, 8 becomes a body region 9 under a gate insulation layer 5.例文帳に追加

Ｐ型シリコン層３には、メモリセル毎に、埋込酸化膜２まで達するＮ型のソース拡散層７及びドレイン拡散層８が形成され、ゲート絶縁膜５の下でソース拡散層７及びドレイン拡散層８に挟まれた領域がボディ領域９となっている。 - 特許庁

In an nMOS, the plane of the source/drain region parallel to the gate width direction is brought into contact with an element isolation film into which a silicon nitride film is inserted, and the plane of the source/drain region in parallel to a gate length direction comes into contact with the element isolation film composed only of a silicon oxide film.例文帳に追加

ｎＭＯＳにおいては、ゲート幅方向と平行なソース・ドレイン領域の面がシリコン窒化膜が挿入された素子分離膜と接し、ゲート長方向と平行なソース・ドレイン領域の面がシリコン酸化膜のみからなる素子分離膜と接している。 - 特許庁

To provide a forming method of a semiconductor device that decreases the penetration of boron into a channel, and that forms a source/drain region with up to an embedded oxide layer completely doped, and simultaneously applies compressive stress to the channel in doping the source/drain region and a gate electrode.例文帳に追加

ソース／ドレイン領域とゲート電極へのドーピングにおける、チャネル中へのボロン浸透の低減と、埋め込み酸化物層まで完全にドープされたソース／ドレイン領域の形成と、併せてチャネルへの圧縮応力を印加する半導体装置の形成方法の提供。 - 特許庁

To provide a printed material in which three images can be viewed in different observation conditions such as in a diffused light region and a normally reflected light region under a visible light source and further under an infrared light source by using a precise dot structure.例文帳に追加

本発明は、緻密な網点構成を用いることにより、可視光源下における拡散光領域及び正反射光領域、さらには赤外線光源下という異なる観察条件において、三つの画像を視認可能な印刷物を提供する。 - 特許庁

A temperature sensor 41 includes a temperature sensor wiring part 31 and a temperature sensor electrode part 32 formed of metal material, and is arranged on an upper layer insulation film 30 and on a region except for a region with a source electrode output pad 35 of a source electrode 20 formed thereon.例文帳に追加

温度センサ４１を、金属材料から成る温度センサ配線部３１および温度センサ電極部３２で構成し、上層絶縁膜３０上であって、ソース電極２０のソース電極出力パッド３５が形成される領域以外の領域上に設ける。 - 特許庁

The hologram element 306 includes a first diffracting part 311 diffracting leakage light Lc from the light source 304 to a region corresponding to the light source 304, and a second diffracting part 312 diffracting disturbance light made incident to a region corresponding to the light receiving part 308 from the outside.例文帳に追加

ホログラム素子３０６は、光源３０４に対応する領域に光源３０４からの漏れ光Ｌｃを回折する第１回折部３１１と、受光部３０８に対応する領域に外部から入射する外乱光を回折する第２回折部３１２と、を備える。 - 特許庁

At least some of the plurality of p-channel MISFETs Qp1 for logic have a source-drain region made of silicon germanium respectively, and all of the plurality of n-channel MISFETs Qn1 for logic have a source-drain region made of silicon respectively.例文帳に追加

複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１のうちの少なくとも一部は、シリコンゲルマニウムで構成されたソース・ドレイン領域を有し、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。 - 特許庁

To form a source-drain region by ion implantation (channeling injection) utilizing the channeling effect without forming a gate electrode sidewall film which becomes a part of a mask in the case of channeling injection when forming the source/drain region.例文帳に追加

チャネリング効果を利用したイオン注入（チャネリング注入）でソース・ドレイン領域を形成するに際し、チャネリング注入時にマスクの一部となるゲート電極側壁膜を成膜し直すことなく形成することができる半導体装置の製造方法を提供する。 - 特許庁

To provide a semiconductor apparatus with a structure in which an SiGe layer is formed in a source-drain region of a PMOS transistor and the upper surface of the SiGe layer is silicided, wherein a contact resistance between the source-drain region and the metal silicide can be reduced.例文帳に追加

ＰＭＯＳトランジスタのソース・ドレイン領域にＳｉＧｅ層が形成されており、当該ＳｉＧｅ層の上面がシリサイド化されている構成において、ソース・ドレイン領域と金属シリサイドとの接触抵抗の低減を図ることができる半導体装置を提供する。 - 特許庁

Also, a two-dimensional electron gas removal region 260A abuts on the outer side in the longer direction of the two-dimensional electron gas removal region 260B, and extends in the short direction along a source electrode connection part 214 from the end part 212A of the source electrode 212.例文帳に追加

また、２次元電子ガス除去領域２６０Ａは、２次元電子ガス除去領域２６０Ｂの長手方向外方に隣接すると共にソース電極２１２の一端部２１２Ａからソース電極接続部２１４に沿って短手方向に延在している。 - 特許庁