「cell selection」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

Subsequently, a p-type semiconductor region to form a channel of nMIS for memory cell selection is formed onto the forming region of the recess 13.例文帳に追加

その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 - 特許庁

At this time, as all word lines in a selection block are Vread, VDD is transferred to channels of all memory cells in a cell unit.例文帳に追加

この時、選択ブロック内の全ワード線がＶｒｅａｄであるため、セルユニット内の全メモリセルのチャネルにＶＤＤが転送される。 - 特許庁

The memory cell unit can be applied for an AND type and a divided bit line NOR type as well, and the number of the selection gate lines may be plural.例文帳に追加

メモリセルユニットは、ＡＮＤ型或いは分割ビットラインＮＯＲ型にも適用でき、また選択ゲート線は複数本であってもよい。 - 特許庁

The line section signal detection circuit 15 detects a line selection signal S3 which shows that any line of a memory cell array 2 when data is written into a memory cell 1 corresponding to the writing request signal S1, and when the line selection signal detection circuit 15 detects the line selection signal S3, it outputs the response signal S4 corresponding to the writing request signal S1.例文帳に追加

行選択信号検出回路１５は、書き込む要求信号Ｓ１に応じてメモリセル１にデータを書き込む際に、メモリセルアレイ２の何れの行が選択されたことを示す行選択信号Ｓ３を検出し、これを検出したときに、書き込み要求信号Ｓ１に対応する応答信号Ｓ４を出力するように構成される。 - 特許庁

A cell selection method includes a step A of judging whether a first CSG cell satisfies prescribed conditions when a mobile station UE uses a first macrocell as a standby cell and a step B of changing the standby cell from the first macrocell to the first CSG cell when the mobile station UE determines that the first CSG cell satisfies the prescribed conditions.例文帳に追加

本発明に係るセル選択方法は、移動局ＵＥが、第１マクロセルを待ち受けセルとしている場合に、第１ＣＳＧセルが所定条件を満たすか否かについて判断する工程Ａと、移動局ＵＥが、第１ＣＳＧセルが所定条件を満たすと判断した場合、待ち受けセルを第１マクロセルから第１ＣＳＧセルに変更する工程Ｂとを有する。 - 特許庁

A cell selection method includes: a process A for judging whether a first CSG cell satisfies predetermined conditions or not when a mobile station UE has a first macrocell as a standby cell; and a process B of changing the standby cell from the first macrocell to a first CSG cell when the mobile station UE judges that the first CSG cell satisfies the predetermined conditions.例文帳に追加

本発明に係るセル選択方法は、移動局ＵＥが、第１マクロセルを待ち受けセルとしている場合に、第１ＣＳＧセルが所定条件を満たすか否かについて判断する工程Ａと、移動局ＵＥが、第１ＣＳＧセルが所定条件を満たすと判断した場合、待ち受けセルを第１マクロセルから第１ＣＳＧセルに変更する工程Ｂとを有する。 - 特許庁

The flash memory device includes: a string having at least a string selection transistor, a ground selection transistor and memory cell transistors connected in series between the transistors, the memory cell transistors being connected to a corresponding word line respectively; and bit lines connected to the string.例文帳に追加

本発明のフラッシュメモリ装置は、ストリング選択トランジスタ、接地選択トランジスタ、および前記選択トランジスタの間に直列連結されたメモリセルトランジスタを有する少なくとも一つのストリングと、前記メモリセルトランジスタは対応するワードラインに各々連結され、前記ストリングに連結されたビットラインを含む。 - 特許庁

When data are read out, a bit line potential VBL is larger than a source line potential VSL, and a word line potential VWL_s of a selection cell MC_s is larger than the bit line potential VBL, and a word line potential VWL_us of a non-selection cell MC_us is smaller than the source line potential VSL.例文帳に追加

データの読み出し時、ビット線電位ＶＢＬはソース線電位ＶＳＬより大きく、選択セルＭＣ＿ｓのワード線電位ＶＷＬ＿ｓは、ビット線電位ＶＢＬより大きく、非選択セルＭＣ＿ｕｓのワード線電位ＶＷＬ＿ｕｓは、ソース線電位ＶＳＬより小さい。 - 特許庁

The selected screen is displayed by the CELL in a PCG under reproduction and when the 'select' is selected by the user, a CPU 6 stores the top address of the CELL and the 'select' which is the selection content as the selection history data corresponding to the PCG into a memory 7.例文帳に追加

再生中のＰＣＧ内のＣＥＬＬによって選択画面が表示され、ｓｅｌｅｃｔがユーザによって選択されると、ＣＰＵ６は、ＣＥＬＬの先頭アドレスと選択内容であるｓｅｌｅｃｔを、そのＰＣＧに対応する選択履歴データとしてメモリ７に格納する。 - 特許庁

To provide a semiconductor integrated circuit which can use an unused arbitrary address area of a memory area as a redundant cell without adding especially the redundant cell to the memory area and can relax a critical path at selection time of a redundant cell.例文帳に追加

メモリ領域に特別に冗長セルを付加することなく、メモリ領域の未使用の任意のアドレス領域を冗長セルとして利用することができ、冗長セル選択時のクリティカルパスを緩和し得る半導体集積回路を提供する。 - 特許庁

A power source generating section 150 generates an erasion potential for erasion operation for data stored in a memory cell, and generates variably a first potential given to the memory cell selected in read-out operation and a second potential given to the memory cell of non-selection.例文帳に追加

電源発生部１５０は、メモリセルに記憶された対する消去動作のための消去電位を生成し、読出動作において選択されたメモリセルに与える第１の電位および非選択のメモリセルに与える第２の電位を可変に生成する。 - 特許庁

Whenever selection of a memory cell is performed by a column decoder and data corresponding to a selected memory cell is outputted, an output level of the output buffer is preset before data corresponding to the selected memory cell is outputted from the output buffer.例文帳に追加

列デコーダによりメモリセルの選択が行われて選択されたメモリセルに対応するデータが出力される度に、選択されたメモリセルに対応するデータが出力バッファから出力される前に、出力バッファの出力レベルをプリセットする。 - 特許庁

The selection part selects, from the plurality of the second cells, a surrounding cell possible to be a handover destination of the mobile terminal from the first cell based on a result of comparing the location of the mobile terminal with the location information.例文帳に追加

選択部は、移動端末の位置と位置情報を比較した結果に基づいて、第１のセルからの移動端末のハンドオーバ先となり得る周辺セルを、複数の第２のセルから選択する。 - 特許庁

This circuit is equipped with a cell group 1 formed by arranging plural cells in series, cell selection switch groups 2, 3, two sampling switches 4, a capacitor 5, each transfer switch 6 on the upper side and the lower side, and an A/D converter 7.例文帳に追加

複数のセルを直列したセル群１と、セル選択スイッチ群２，３と、２個のサンプリングスイッチ４と、コンデンサ５と、上側と下側の各トランスファスイッチ６と、Ａ／Ｄ変換器７とを具備する。 - 特許庁

To provide a method for obstructing undesirable programming in a MRAM device so that disablement of programming owing to scattered magnetic field of a memory cell being adjacent to a selection memory cell can be surely and simply obstructed.例文帳に追加

散乱磁場による、選択メモリセルに隣接しているメモリセルのプログラミング不能を、確実に且つ簡単に阻止できるような、ＭＲＡＭ装置における望ましくないプログラミングを阻止する方法を提供する。 - 特許庁

A measurement control unit 107, when Radio Link Failure is detected by the detecting unit 103, measures a reception quality of a self-cell and peripheral cells at a predetermined time after starting a selection algorithm for a reconnection destination cell.例文帳に追加

測定制御部１０７は、検出部１０３によりRadio Link Failureを検出した場合に、再接続先セルの選択アルゴリズムの開始後の所定時間において、自セル及び周辺セルの受信品質を測定する。 - 特許庁

A target cell amplitude information addition processing section 105 divides target data in a selection range inputted from the outside into cells consisting of distance resolution and azimuth resolution, and adds an amplitude value for each cell.例文帳に追加

目標セル振幅情報付加処理部１０５は、外部入力された選択範囲内の目標データを距離分解能と方位分解能からなるセルに分割し、セル毎に振幅値を付加する。 - 特許庁

To reduce the ON resistance of a selection transistor of a memory cell without increasing the area of the whole memory array and to attain the accelerating and stabilizing operation for reading the data stored in the memory cell.例文帳に追加

メモリアレイ全体の面積増加を伴うことなくメモリセルの選択トランジスタのオン抵抗を下げることを可能とし、メモリセルの記憶データの読み出し動作の高速化及び安定動作を可能とする。 - 特許庁

To provide a semiconductor memory cell and a method of producing the same which can reduce manufacturing cost and increase integration density of a semiconductor memory cell where a storage capacitor is connected to a selection transistor (AT).例文帳に追加

ストレージキャパシタが選択トランジスタ（ＡＴ）に接続されている半導体メモリセルの集積度を向上させながら、製造コストを低減できる半導体メモリセルおよびその製造方法を提供する。 - 特許庁

To provide an embryo selection method for efficiently preparing an embryo extract for cell-free protein synthesis having a high synthetic efficiency and a method for manufacturing an embryo extract for cell-free protein synthesis.例文帳に追加

合成効率の高い無細胞タンパク質合成用胚芽抽出物を効率よく製造するための胚芽選別方法および無細胞タンパク質合成用胚芽抽出物の製造方法を提供する。 - 特許庁

Selection signals output from a decoding circuit 203 are set to be selectively high according to the cut-off state of an FUSE element in the bit cell 100 of a cell group designation circuit 202.例文帳に追加

セル群指定回路２０２のビットセル１００におけるＦＵＳＥ素子の切断状態に応じて、デコード回路２０３から出力される選択信号２１１〜２１４が選択的にＨｉｇｈになる。 - 特許庁

To improve stability of a memory cell at the time of read-out operation in a SRAM having a memory cell constituted of two selection MOS transistors and two drive MOS transistors.例文帳に追加

本発明は、２個の選択ＭＯＳトランジスタと２個の駆動ＭＯＳトランジスタとで構成されるメモリセルを有するＳＲＡＭにおいて、読み出し動作時におけるメモリセルの安定性を高めることを目的とする。 - 特許庁

To prevent characteristics of a memory cell transistor and a selection gate transistor from being deteriorated due to short channel effect or to prevent a contact plug, which is formed in a self-aligned state for a gate electrode of the selection gate transistor, and a gate electrode of the selection gate transistor from causing a short circuit, in an NAND type non-volatile memory.例文帳に追加

ＮＡＮＤ型不揮発性メモリにおいて、メモリセルトランジスタおよび選択ゲートトランジスタの特性がショートチャネル効果により悪化したり、選択ゲートトランジスタのゲート電極に対して自己整合的に形成されたコンタクトプラグと選択ゲートトランジスタのゲート電極がショートすることを防止する。 - 特許庁

The common line control means 22 applies a voltage at reading a data, to the common line, which is higher than the gate application voltage of a selection memory transistor and lower than a threshold voltage Vth (W) in its writing state, so that a bypass transistor in a non- selection cell in a selection NAND array is conductive.例文帳に追加

共通線制御手段２２は、データ読み出し時に選択メモリトランジスタのゲート印加電圧より高く、その書き込み状態のしきい値電圧Ｖth(W) より低い電圧を共通線に印加して、選択ＮＡＮＤ列の非選択セル内のバイパストランジスタを導通にする。 - 特許庁

And when the memory cell of the deplete-state exists, voltage (Vss or negative voltage) of a selection level is applied to one of word lines in order, the residual word lines are made a non-selection level (negative voltage or Vss).例文帳に追加

そして、デプリート状態のメモリセルがあったときは、ワード線のうち一つに順番に選択レベルの電圧（ＶＳＳまたは負電圧）を印加し、残りのワード線は非選択レベル（負電圧またはＶＳＳ）にするようにした。 - 特許庁

When reading a memory cell MC2, a read-out voltage Vread is applied to a local bit line LBLd1 selected by a bit line selection transistor TRd1, and 0 v is applied to a first local bit line LBLs0 selected by a first selection transistor TRs0.例文帳に追加

メモリセルMC2の読み出しを行うとき、ビット線選択トランジスタTRd1によって選択されたローカルビット線LBLd1に読出し電圧Vreadを印加し、第１の選択トランジスタTRs0によって選択された第１のローカルビット線LBLs0に0vを印加する。 - 特許庁

A memory cell 14 and a drain side selection gate 16A and a source side selection gate 16B are formed on a semiconductor substrate 11, and then a polycrystalline silicon film is stacked through a plate insulating film 21 over the whole face.例文帳に追加

たとえば、半導体基板１１上に、メモリセル１４およびドレイン側選択ゲート１６Ａ，ソース側選択ゲート１６Ｂをそれぞれ形成した後、全面に、プレート絶縁膜２１を介して多結晶シリコン膜を堆積させる。 - 特許庁

To provide a semiconductor memory device capable of improving characteristics of a selection transistor when a memory cell unit and the selection transistor are formed on a semiconductor layer formed on an SOI, and to provide a manufacturing method thereof.例文帳に追加

ＳＯＩ上に形成された半導体層上にメモリセルユニット及び選択トランジスタを形成した場合に、選択トランジスタの特性を向上できる半導体記憶装置およびその製造方法を提供する。 - 特許庁

In an NAND type flash memory 1, respective control electrodes of a first selection transistor 22 of a plurality of memory cell units 20 adjoining in the extending direction of a data line 50 are united to form a first selection signal line 71, and respective control electrodes of a second selection transistor 23 are united to form a second selection signal line 72.例文帳に追加

ＮＡＮＤ型フラッシュメモリ１において、データ線５０の延在方向に隣接する複数個のメモリセルユニット２０の第１の選択トランジスタ２２の各々の制御電極を一体化し第１の選択信号線７１を構成し、第２の選択トランジスタ２３の各々の制御電極を一体化し第２の選択信号線７２を構成する。 - 特許庁

METHOD FOR SELECTING ES CELL WITH EXPRESSION OF TARGET ENDOGENOUS GENE SUPPRESSED AND METHOD FOR PREPARING TRANSGENIC ANIMAL USING THE SELECTION METHOD例文帳に追加

標的内因性遺伝子の発現が抑制されたＥＳ細胞の選抜方法及び該選抜方法を利用したトランスジェニック動物の作製方法 - 特許庁

To provide a thin film magnetic storage device with high operation reliability by preventing data from being miswritten to a non-selection memory cell due to magnetic noise.例文帳に追加

磁気的ノイズによる非選択メモリセルへのデータ誤書込を防止した動作信頼性の高い薄膜磁性体記憶装置を提供する。 - 特許庁

To simultaneously make facilitation of reverse write-in of "H" data compatible with securing of noise margin and reduction in an area of a non-selection cell by preventing disturbance.例文帳に追加

“Ｈ”データ反転書き込みの容易化と、ディスターブの防止による非選択セルのノイズマージン確保ならびに面積削減を同時に両立させる。 - 特許庁

To provide a fuel cell system effectively using a desulfurizing agent by enabling selection of a desulfurizer suitable to properties of raw fuel.例文帳に追加

原燃料の性状に合わせた脱硫器の選定を可能とし、脱硫剤を無駄なく使用することができる燃料電池システムを得る。 - 特許庁

To develop techniques for easily concentrating a leukocyte component including a stem cell in a short period of time from blood without depending on selection by difference in specific gravity.例文帳に追加

血液から比重差選別によらずに短時間に容易に幹細胞を含む白血球成分を濃縮する技術を開発する。 - 特許庁

To increase data read operation speed in a thin film magnetic material storage device for performing a data read operation only by accessing a selection memory cell.例文帳に追加

選択メモリセルに対するアクセスのみでデータ読出動作を実行する薄膜磁性体記憶装置において、データ読出動作を高速化させる。 - 特許庁

To provide a thin film magnetic memory device having high operational reliability erroneous write-in of data for a non-selection memory cell caused by magnetic noise is prevented.例文帳に追加

磁気的なノイズによる非選択メモリセルへのデータ誤書込を防止した動作信頼性の高い薄膜磁性体記憶装置を提供する。 - 特許庁

Both ends N11, N12 of the cell block MCB0 are connected to a pair of bit lines BL, BBL through selection gates Q10, Q11.例文帳に追加

セルブロックＭＣＢ０の両端Ｎ１１，Ｎ１２は、それぞれブロック選択ゲートＱ１０，Ｑ１１を介してビット線対ＢＬ，ＢＢＬに接続される。 - 特許庁

To enable executing optimum cell selection while considering the load status of neighboring cells in a mobile communication system to which an AMC is applied.例文帳に追加

ＡＭＣが適用される移動通信システムにおいて、周辺セルの負荷状況を考慮した最適なセル選択を行うことを目的とする。 - 特許庁

Thereby, voltage between a drain and a source of the selection cell transistor to be programmed can be optimized and optimization of program operation can be realized.例文帳に追加

それにより，プログラム対象の選択セルトランジスタのドレイン・ソース間電圧を最適化して，プログラム動作の最適化を実現することができる。 - 特許庁

A semiconductor memory device 50 includes a PMOS sense circuit 1, an NMOS sense circuit 2, a precharge circuit 3, a dummy cell circuit 4, a column selection circuit 5, a separation circuit 6, a memory cell array MCA 1, a memory cell array MCA 2, and Nch MOS transistors NT 1 to 6.例文帳に追加

半導体記憶装置５０には、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ ＭＯＳトランジスタＮＴ１乃至６が設けられる。 - 特許庁

In a state wherein a silicon nitride film is used as a charge-trap film of each of memory cells MS arranged in a matrix in a memory cell array 1. silicon oxide films are used as gate insulating films of selection transistors SG1, SG2 included in a NAND cell MS together with the memory cell MC.例文帳に追加

メモリセルアレイ１にマトリクス状に配置されたメモリセルＭＣのチャージトラップ膜として、シリコン窒化膜を用いた上で、メモリセルＭＣとともにＮＡＮＤセルＭＳに含まれる選択トランジスタＳＧ１、ＳＧ２のゲート絶縁膜として、シリコン酸窒化膜を用いる。 - 特許庁

The non-volatile semiconductor storage is provided with a cell bias circuit 1 (constant voltage output section), a memory cell array 3, a column switch group 4, a non-selection source line equalizing transistor group 5, a detecting circuit 6, a sub-memory cell array selecting circuit 7, a word line selecting circuit 8, and a column address decoder 9.例文帳に追加

不揮発性半導体記憶装置は，セルバイアス回路１（定電圧出力部），メモリセルアレイ３，カラムスイッチ群４，非選択ソースラインイコライズトランジスタ群５，検出回路６，サブメモリセルアレイ選択回路７，ワードライン選択回路８，カラムアドレスデコーダ９を備えている。 - 特許庁

A block selection part 308 decides a threshold in each CIR measurement result on the basis of threshold information corresponding to the traffic amounts of its cell and peripheral cells.例文帳に追加

ブロック選択部３０８は、ＣＩＲ測定結果について、自セル及び周辺セルのトラヒック量に応じた閾値情報に基づいて閾値判定を行う。 - 特許庁

Voltage (VBOOST) transmitted to a selection word line is divided, and a reference cell (RCA-RCC) is set to a conduction state according to divided voltage.例文帳に追加

選択ワード線に伝達される電圧（ＶＢＯＯＳＴ）を分圧し、分圧電圧に従って参照セル（ＲＣＡ−ＲＣＣ）を導通状態に設定する。 - 特許庁

To provide a ferroelectric storage device in which a non-selection memory cell can be protected even in a transition period at which a potential supplied to a word line and a bit line is changed.例文帳に追加

ワード線、ビット線に供給される電位が変化する過渡期においても、非選択メモリセルを保護できる強誘電体記憶装置を提供すること。 - 特許庁