「cell selection」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

A data read-out current Is flows in a current path passing through a selection memory cell formed through a data bus DB, a column selection gate CSG, a bit line BL and a reference voltage wiring SL installed between a data read- out circuit 52a and a read-out reference voltage Vss terminal.例文帳に追加

データ読出電流Ｉｓは、データ読出回路５２ａから読出基準電圧Ｖｓｓの間に、データバスＤＢ、コラム選択ゲートＣＳＧ、ビット線ＢＬ、基準電圧配線ＳＬを介して形成される、選択メモリセルを通過する電流経路を流れる。 - 特許庁

The forming method is conducted in such a manner that the forming operation of the resistance change memory equipped with a memory cell 1 composed of a resistance change element 2 in which a metal oxide film is interposed between conductive films and a cell selection transistor 3 is performed in a state of being heated at 80 to 200°C.例文帳に追加

金属酸化膜を導電膜で挟み込んだ抵抗変化素子２とセル選択トランジスタ３からなるメモリセル１を備えた抵抗変化メモリのフォーミング動作を８０〜２００℃に加熱した状態で行う。 - 特許庁

Even in the case of burn-in test for which the test signal T4 becomes 'H' level, concerning a redundant row selector circuit 2, the word line selection inhibit signal RDE becomes 'L' level, a redundant cell and a normal cell are simultaneously selected and the burn-in test is performed at the same time.例文帳に追加

テスト信号T4が「H」レベルとなったバーンインテストの場合にも、冗長行選択回路2は、ワード線選択禁止信号RDEが「L」レベルとなり、冗長セルとノーマルセルとは一括して選択され、バーンインテストが同時に行われる。 - 特許庁

The semiconductor device is constituted by a memory cell that includes a wide gap semiconductor, for example an oxide semiconductor, and the memory cell comprises a write transistor, a read transistor, and a selection transistor.例文帳に追加

ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルに書き込み用のトランジスタ、読み出し用のトランジスタおよび選択用のトランジスタを備えた半導体装置とする。 - 特許庁

In the nonvolatile semiconductor memory device having a dummy cell arranged in a cell string, first and second dummy cells are interposed between first and second selection gate transistors and memory cells of both ends connected in series.例文帳に追加

セルストリングに配置されるダミーセルを持つ不揮発性半導体メモリ装置であって、第１及び第２ダミーセルは第１及び第２選択ゲートトランジスタと、直列に連結された両端のメモリセルとの間にそれぞれ挿入される。 - 特許庁

To provide a semiconductor storage device which can prevent interference between adjacent bit lines on a memory cell plate by changing a wiring pattern of column selection signal lines in a layout of the conventional memory cell plate and a peripheral circuit.例文帳に追加

従来のメモリセルプレート及び周辺回路のレイアウトにおいて、カラム選択信号線の配線パターンを変えることにより、メモリセルプレート上で隣接するビット線同士の干渉を防ぐことのできる半導体記憶装置を提供すること。 - 特許庁

A control signal supplied to a cell array selection transistor, a sense amplifier bit line pre-charge transistor, and their gates is set so that potential variation applied to a pair of cell array bit lines is canceled when a state of each transistor is caused to transition.例文帳に追加

セルアレイ選択トランジスタとセンスアンプビット線プリチャージトランジスタとそれらのゲートに供給される制御信号は、各トランジスタの状態が遷移する時にセルアレイビット線対に及ぼす電位変動を相殺するように設定されている。 - 特許庁

To simultaneously achieve the reduction of power consumption and a read-out time, and the prevention of erroneous write-in of a non-selection cell in read-out performed by shielding every other bit lines.例文帳に追加

１本おきにビット線をシールドして行う読み出しにおいて、消費電力および読み出し時間の低減と非選択セルの誤書き込み防止を同時に達成する。 - 特許庁

To provide a method for fabricating an EEPROM, which can connect a memory cell transistor and a selection transistor reliably by a diffusion area having a high impurity concentration.例文帳に追加

高い不純物濃度を有する拡散領域によってメモリセルトランジスタと選択トランジスタとが確実に接続されるＥＥＰＲＯＭの製造方法を提供する。 - 特許庁

To provide a method for expressing an objective protein at a high level and stably as well as for a long period even in the absence of a selection drug with a recombinant mammal cell.例文帳に追加

組換え哺乳類動物細胞により目的タンパク質を高レベルで、かつ選択薬剤の非存在下においても安定に長期間発現させる方法を提供する。 - 特許庁

To prevent delay of selection timing of a memory cell even if a redundant circuit is used by optimizing a decision path of a defective work line and shortening an access time.例文帳に追加

不良ワード線の判定経路を最適化してアクセス時間を短縮化することにより冗長回路を使用してもメモリセルの選択タイミングの遅延を防止する。 - 特許庁

The invention provides a system having a control unit electrically connected to the electrochemical cell for controlling selection and measurement for a targeted constituent.例文帳に追加

また、目的の成分の選択および測定を制御するために上記電気化学的セルに対して電気的に連絡している制御ユニットを備えているシステムも提供される。 - 特許庁

To provide a nonvolatile semiconductor memory device and a manufacturing method of the same, capable of reducing a distance between selection gate transistors and reducing in size a memory cell array.例文帳に追加

選択ゲートトランジスタ間の距離を縮小でき、メモリセルアレイを微細化することができる不揮発性半導体記憶装置及びその製造方法を提供する。 - 特許庁

The nonvolatile semiconductor memory is provided with a plurality of cell transistors CT11, CT12,..., a plurality of transistors for selection ST1, ST2,..., row lines, column lines, a first decoder 37 and a second decoder 39.例文帳に追加

不揮発性半導体記憶装置は、複数のセルトランジスタＣＴ11，ＣＴ12，…、選択用トランジスタＳＴ1 ，ＳＴ2 ，…、行線、列線、第１のデコーダ37及び第２のデコーダ37を備えている。 - 特許庁

To provide a driving method which permits satisfactory image display by preventing erroneous discharge in a selection cell by applying a negative driving pulse to a row electrode.例文帳に追加

負極性の駆動パルスの行電極への印加による選択セル内の誤放電を防止して良好な映像表示を可能にした駆動方法を提供する。 - 特許庁

Read-out data RD indicating stored data of the selection memory cell is generated in accordance with comparison between voltages of nodes N1-N3 held by voltage holding capacitors 111-113.例文帳に追加

電圧保持キャパシタ１１１〜１１３によって保持されたノードＮ１〜Ｎ３の電圧間の比較に応じて、選択メモリセルの記憶データを示す読出データＲＤが生成される。 - 特許庁

IMPROVED SPLIT GATE TYPE NON-VOLATILE FLASH MEMORY CELL AND ARRAY WHICH HAVE FLOATING GATE, CONTROL GATE, SELECTION GATE, AND ERASE GATE WITH OVERHANG ON FLOATING GATE, AND METHOD FOR MANUFACTURING例文帳に追加

浮遊ゲート、制御ゲート、選択ゲート、及び浮遊ゲートの上にオーバーハングをもつ消去ゲートを有する、改善されたスプリット・ゲート型不揮発性フラッシュメモリ・セル、アレイ、及び製造方法 - 特許庁

To provide a semiconductor device which suppresses deterioration of characteristics in a selection transistor memory even when a metallic silicide electrode is used as a control gate electrode of a memory cell transistor.例文帳に追加

メモリセルトランジスタの制御ゲート電極として金属シリサイド電極を用いても選択トランジスタメモリの特性劣化を抑制できる半導体装置を提供すること。 - 特許庁

Consequently, a maximum voltage applied to each transistor constituting the memory cell selection circuit 21, the first boosting circuit 25 and the second boosting circuit 26, becomes to the order of 5V.例文帳に追加

したがって、メモリセル選択回路２１,第１昇圧回路２５および第２昇圧回路２６を構成する各トランジスタに掛る最大電圧は５Ｖ程度となる。 - 特許庁

After the voltage level of the word line WLO becomes the non-selection state of the memory cell, the voltage level of the plate line is made to return to the voltage VPL from the voltage (VPL-ΔVPL).例文帳に追加

そして、ワード線ＷＬ０の電圧レベルがメモリセルの非選択状態になった後に、プレート線の電圧レベルを電圧（ＶＰＬ−ΔＶＰＬ）から電圧ＶＰＬに戻す。 - 特許庁

Accordingly, since the detection of voltage change of a bit line accompanied by a sense current passing through the selection memory cell becomes unnecessary, operation speed in the read operation in the column cycle is increased.例文帳に追加

これにより、コラムサイクルでの読出動作は、選択メモリセルを通過するセンス電流に伴うビット線の電圧変化を検知することが不要となるため、高速化される。 - 特許庁

Read data line pair RDL and /RDL are arranged by each of four memory cell arrays and the column selection in data reading out is performed by four sub-read source lines SRGL.例文帳に追加

リードデータ線対ＲＤＬ，／ＲＤＬは、４個のメモリセル列ごとに配置され、データ読出におけるコラム選択は、４本のサブリードソース線ＳＲＧＬによって行なわれる。 - 特許庁

When the data are written into a memory cell MM00, a voltage of 8V level is applied to a memory gate line MG0, a voltage of 5V level is applied to a source line SL0, a voltage of 1.5V level is applied to a selection gate line CG0 respectively.例文帳に追加

メモリセルＭＭ００にデータを書き込む際、メモリゲート線ＭＧ０に８Ｖ程度、ソース線ＳＬ０に５Ｖ程度、選択ゲート線ＣＧ０に１．５Ｖ程度を印加する。 - 特許庁

To provide a non-volatile semiconductor memory in which control voltage for a control gate line selection switching element is made low voltage by analyzing read-operation for a twin memory cell.例文帳に追加

ツインメモリセルへのリード動作を解析することで、コントロールゲート線選択スイッチング素子への制御電圧を低電圧化した不揮発性半導体記憶装置を提供する。 - 特許庁

Each memory cell MC of the molecule battery memory device comprises combination of a molecule battery 11 and a selection transistor 12, parasitic capacitance 26 exists in the molecule battery 11.例文帳に追加

分子電池メモリ装置の各メモリセルＭＣは、分子電池１１と選択トランジスタ１２との組み合わせからなり、分子電池１１には寄生容量２６が存在している。 - 特許庁

In a split gate type memory cell utilizing a side wall structure with a silicided gate electrode, an isolated auxiliary pattern 22 is disposed adjacently to a selection gate electrode 12.例文帳に追加

サイドウォール構造を利用し、ゲート電極がシリサイド化されたスプリットゲート型メモリセルにおいて、選択ゲート電極１２に隣接して、孤立した補助パターン２２を配置する。 - 特許庁

Information read out from the non-write selection nonvolatile memory cell out of read out storage information is excluded from discrimination object of success or not for the write processing.例文帳に追加

読出した記憶情報の内、書込み非選択の不揮発性メモリセルから読み出した情報を、前記書込み処理に対する成功可否の判定対象から除外する。 - 特許庁

A portable terminal includes a storage section that retains a table of a network that a user wishes to select, a selection section that selects a network that is detected by cell search and posted on the table when the network posted on the table is discovered among networks detected by cell search, and a processing section that selects the cell of the network selected by the selection section to perform position registration.例文帳に追加

携帯端末は、ユーザが選択することを希望するネットワークのテーブルを保持する記憶部と、セルサーチにより検出されたネットワークの内、テーブルに掲載されているネットワークが発見された場合、セルサーチにより検出されかつテーブルに掲載されているネットワークを選択する選択部と、選択部により選択されたネットワークのセルを選択し、位置登録を行う処理部とを有する携帯端末である。 - 特許庁

A DRAM apparatus has a bit line, a word line and a memory cell, and further has a word line potential control circuit that connects the word line and a counter electrode HVC1P of a plate of the memory cell during a predetermined period when a potential of the word line WL is switched from a selection potential VBOOT to a non-selection potential VNB.例文帳に追加

本発明に係るＤＲＡＭ装置は、ビット線と、ワード線と、メモリセルとを備えるＤＲＡＭ装置であって、前記ワード線ＷＬを選択電位ＶＢＯＯＴから非選択電位ＶＮＢに切り替える場合の所定期間に、前記ワード線と前記メモリセルのプレートの対極ＨＶＣ１Ｐとを接続するワード線電位制御回路を備えるものである。 - 特許庁

The device also comprises a circuit comparing a fault row address stored in the memory matrix 14 with a selected row address in order to recognize a selected row address ADr and perform relieving selection of a fault row and selection of a corresponding redundant cell row at the time of recognizing validness, and configuration register comprising a matrix of a non-volatile memory cell and a control circuit.例文帳に追加

選択した行アドレスＡＤｒを認識し、有効認識時に故障した行の選択解除および対応する冗長セル行の選択を行うために、メモリマトリックス１４に含まれる故障した行アドレスと選択した行アドレスとを比較する回路と、不揮発性メモリセルのマトリックスおよび制御回路も含むコンフィギュレーションレジスタとをさらに含む。 - 特許庁

A semiconductor storage device which operates using a first and second power supply voltages is equipped with; a memory cell MC which is supplied with the first power supply voltage; a wordline WL connected to the memory cell MC; and a decoder 15 which controls selection/non-selection of the wordline WL based on an address signal which has the second power supply voltage.例文帳に追加

第１及び第２の電源電圧を用いて動作する半導体記憶装置であって、第１の電源電圧が供給されるメモリセルＭＣと、メモリセルＭＣに接続されたワード線ＷＬと、第２の電源電圧を有するアドレス信号に基づいて、ワード線ＷＬの選択／非選択を制御するデコーダ１５とを具備する。 - 特許庁

An operation restriction means 49 establishes operation restrictions of a fuel cell and a fuel cell system based on the inhaled air temperature from the temperature sensor 27 and the atmospheric pressure selection value from the selection means 47, and controls them so as not to execute rapid operation restriction relaxation or excessive operation restriction when the detection value of an atmospheric pressure sensor 25 is rapidly changed.例文帳に追加

運転制限手段４９は、温度センサ２７からの吸入空気温度と、大気圧値選択手段４７からの大気圧選択値に基づいて、燃料電池及び燃料電池システムの運転制限を設け、大気圧センサ２５の検出値が急変した場合には、急激な運転制限緩和や過剰な運転制限を行なわないように制御する。 - 特許庁

A selection gate electrode CG of a CG shunt portion is formed so that a second height d2 from the principal surface of a semiconductor substrate 1 of the selection gate electrode CG of the CG shunt portion positioned in a feeding region is lower than a first height d1 of a selection gate electrode CG from the principal surface of the semiconductor substrate 1 in a memory cell forming region.例文帳に追加

給電領域に位置するＣＧシャント部の選択ゲート電極ＣＧの半導体基板１の主面からの第２高さｄ２が、メモリセル形成領域の選択ゲート電極ＣＧの半導体基板１の主面からの第１高さｄ１よりも低くなるように、ＣＧシャント部の選択ゲート電極ＣＧを形成する。 - 特許庁

The control circuit 17 makes the first even or the first odd bit line potential of the first side being a selection bit line go up by charge sharing of the second even and the second odd bit lines of the non-selection second side physically adjacent to the first even or the first odd bit line of the first side connected to a selection memory cell.例文帳に追加

前記制御回路１７は、選択メモリセルに接続される前記第１側の第１偶数または第１奇数ビット線に、物理的に隣接する非選択の第２側の第２偶数および第２奇数ビット線のチャージシェアリングにより、選択ビット線である前記第１側の第１偶数または第１奇数ビット線電位を上昇させる。 - 特許庁

The semiconductor memory has a selection driver to apply voltages to each of the selection gate lines connected to the gates of the selection transistors, a switch circuit to connect the control gate lines connected to the gates of the cell transistors to the corresponding selected gate lines, and a level converter to convert the voltages of the control gate lines into the voltages supplied to the voltage lines.例文帳に追加

半導体メモリは、選択トランジスタのゲートにそれぞれ接続された選択ゲート線に電圧を印加する選択ドライバと、セルトランジスタのゲートにそれぞれ接続された制御ゲート線を、対応する選択ゲート線にそれぞれ接続するスイッチ回路と、制御ゲート線の電圧を電圧線に供給される電圧に変換するレベル変換部とを有している。 - 特許庁

The control circuit 20 simultaneously reads electrical states of the plurality of selection memory cells sMC, and simultaneously applies the program voltages only to an unprogrammed selection memory cell sMC after executing first write operation, based on the electrical states (second write operation).例文帳に追加

制御回路２０は、複数の選択メモリセルｓＭＣの電気的状態を同時に読み出し、その電気的状態に基づき、第1書込み動作の実行後にプログラムされていない選択メモリセルｓＭＣのみに同時に前記プログラム電圧を印加する（第２書込み動作）。 - 特許庁

To suppress a peak current generated by batch selection of word lines, non-selection control, setting of a write-in level of a bit line, and batch control of recovery, when accelerated stress is applied to a memory cell in burn-in and the like and screening is performed.例文帳に追加

バーンインなどでメモリセルに加速したストレスを印加し、スクリーニングを行う際に、ワード線の一括選択、非選択制御及びビット線の書き込みレベル設定、リカバリの一括制御によって生じるピーク電流の発生を抑えることを最も主要な特徴とする。 - 特許庁

To provide a semiconductor integrated circuit equipped with a flip-flop type memory cell such as an SRAM, which reduces cycle time and power consumption, further suppresses increase in the area thereof while preventing data destruction of a non-selection memory cell during write circle.例文帳に追加

ＳＲＡＭのようなフリップフロップ型メモリセルを備えた半導体集積回路において、書込みサイクル時の非選択メモリセルのデータ破壊を回避しつつ、サイクルタイムを短縮し、かつ消費電力を低減し、さらに、面積増大を抑制できるようにする。 - 特許庁

A redundant row decoder 14 disables a selection to be made by the normal row decoder 9 and selects any one of redundancy memory cell lines when a specified row address matches a row address of a predetermined normal memory cell, as long as the enable signal is activated.例文帳に追加

冗長ロウデコーダ１４は、イネーブル信号が活性化された場合には限り、指定されたロウアドレスと、所定の正規メモリセルのロウアドレスとが一致したときに、正規ロウデコーダ９による選択を禁止し、いずれかの冗長メモリセル行を選択する。 - 特許庁

In a nonvolatile memory cell which includes a MONOS transistor Q_1 for memory and a MIS transistor Q_2 for cell selection, a nitrogen introduced region 20 wherein nitrogen is introduced is formed in alignment with the gate electrode 8 of the MONOS transistor Q_1.例文帳に追加

メモリ用のＭＯＮＯＳ型トランジスタＱ_1とセル選択用のＭＩＳ型トランジスタＱ_2とを含む不揮発性メモリセルにおいて、ＭＯＮＯＳ型トランジスタＱ_1のゲート電極８に整合して、窒素を導入した窒素導入領域２０を形成する。 - 特許庁

To provide a semiconductor memory device, in which the increasing of chip size can be prevented and an arranging method for the device by preventing the increment of the number of column selection signal lines arranged between memory cell array blocks, even if the capacity of a memory cell array block is increased.例文帳に追加

メモリセルアレーブロックの容量が増加してもメモリセルアレーブロック間に配置されるコラム選択信号ラインの数が増加しないようにすることによりチップサイズの増加を防止できる半導体メモリ装置並びに装置の配置方法を提供する。 - 特許庁

A start control selection means 102 makes the fuel cell system start by means of a first start control means 103 or a second start control means 104 in accordance with results of the judgment of the fuel cell state judgment means 101 on the state.例文帳に追加

起動制御選択手段１０２は、起動前燃料電池状態判断手段１０１の判断結果に応じて、第１の起動制御手段１０３または第２の起動制御手段１０４により燃料電池システムを起動する。 - 特許庁

In a non-volatile memory cell including a MONOS-type transistor Q_1 for memory and a MIS-type transistor Q_2 for cell selection, the length B of a charge accumulation film 16 is made shorter than that A of the gate electrode 20 of the MONOS-type transistor Q_1.例文帳に追加

メモリ用のＭＯＮＯＳ型トランジスタＱ_1とセル選択用のＭＩＳ型トランジスタＱ_2とを含む不揮発性メモリセルにおいて、ＭＯＮＯＳ型トランジスタＱ_1のゲート電極２０の長さＡに比べて、電荷蓄積膜１６の長さＢを短くする。 - 特許庁

The fuel cell device provided with a series-parallel circuit is provided with a plularity of fuel cell packs and one series-parallel circuit unit and the fuel cell packs each contain a series power output side and moreover the series-parallel circuit unit contains a plurality of parallel selection units and series power output sides.例文帳に追加

本発明である直並列回路を具備する燃料電池装置は、複数個の燃料電池パックと1つの直並列回路ユニットを含み、各燃料電池パックは各々直流電力出力側を含み、且つ、前記直並列回路ユニットは複数個の並列選択ユニットと直流電力出力側を含む。 - 特許庁

An inversion determining part is connected to the SRAM memory cell through the first and second transfer transistors, and determines whether data written in the SRAM memory cell are inverted when a word line selection potential is applied to a word line with the data written in the SRAM memory cell.例文帳に追加

反転判定部は、前記第１、第２のトランスファトランジスタを介して前記ＳＲＡＭメモリセルに接続され、前記ＳＲＡＭメモリセルにデータが書き込まれた状態で、前記ワード線にワード線選択電位が印加された場合に、前記ＳＲＡＭメモリセルに書き込まれたデータが反転するか否かを判定する。 - 特許庁