「cell selection」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

A control unit 78, in starting up the fuel cell, drives a circulation pump 88 through selection of the bypass tube by the switching valve when a temperature detected by a temperature sensor 96 is low, and at the same time, closes the regulator valve to drive the compressor.例文帳に追加

コントロールユニット７８は、燃料電池を起動するときに、温度センサ９６によって検出する温度が低いと、切換バルブによってバイパス管を選択して循環ポンプ８８を駆動すると共に、調圧バルブを閉じてコンプレッサを駆動する。 - 特許庁

When the data is written, write current is supplied to a selection digit line (DL) by a digit line drive circuit (2), and magnetization direction of a free layer of a memory cell, coupled with the digit line by a current induction magnetic field, is set in the direction opposite to a fixed layer.例文帳に追加

データ書込時、デジット線ドライブ回路（２）により、選択デジット線（ＤＬ）に書込電流を供給し、その電流誘起磁界により、デジット線に結合されるメモリセルの自由層の磁化方向を、固定層と反対の方向に設定する。 - 特許庁

The detection notification of the DP and the DB is received, the dial information received from the exchange is analyzed, and a call out direction electing part 105 decides the header of the ATM cell assembled by the part 104 by referring to a direction selection table 108.例文帳に追加

そして、DPまたはPBの検出通知を受け交換機から受信したダイヤル情報の解析を行い、発呼方路選択部１０５がセル組立部１０４で組み立てるATMセルのヘッダを方路選択テーブル１０８を参照することにより決定する。 - 特許庁

To provide a nonvolatile memory capable of stably detecting current of a memory cell of readout object in the nonvolatile memory adopting a diode as a selection element of the memory cells which are laminated so as to share word lines and bit lines.例文帳に追加

ワード線とビット線を共有するようにして積層化されたメモリセルの選択素子としてダイオードを採用する不揮発性メモリにおいて、読み出し対象のメモリセルの電流を安定的に検出することを可能とする不揮発性メモリを提供する。 - 特許庁

To provide a solar cell module that can suppress poor electrical connection between backside contact solar cells and can easily mount the solar cells without restriction of material selection of an insulating base material.例文帳に追加

裏面電極型太陽電池セル間の電気接続不良を抑制することができるとともに、絶縁基材の材料選択の制限を受けることなく裏面電極型太陽電池セルを容易に実装することが可能な太陽電池モジュールを提供する。 - 特許庁

A gate electrode 7 (word line WL) for memory cell selection MISFET extends in the Y direction, on the principal surface of the semiconductor substrate with the same width and a distance between the adjacent gates electrodes (7) (word line WL) is shorter than the width.例文帳に追加

メモリセル選択用ＭＩＳＦＥＴのゲート電極７（ワード線ＷＬ）は、半導体基板の主面のＹ方向に沿って同一の幅で延在し、互いに隣接するゲート電極（７）（ワード線ＷＬ）同士の間隔は、前記幅よりも狭い。 - 特許庁

In a first test operation mode, a row control circuit 121 and a column control circuit 131 in synchronization with an external clock after fetching the column address output a WORD control signal and a YSW control signal and perform memory cell selection operation.例文帳に追加

第１のテスト動作モードにおいては、ロウコントロール回路１２１及びカラムコントロール回路１３１は、カラムアドレスを取り込んだ後の外部クロックに同期して、ＷＯＲＤ制御信号、ＹＳＷ制御信号を出力し、メモリセル選択動作を行う。 - 特許庁

The first selection circuit inputs an input signal inputted from an external circuit and a setting data signal outputted from a storage cell provided in an internal circuit and selects and outputs the setting data signal when the internal circuit is tested.例文帳に追加

第１選択回路は、外部回路から入力される入力信号と、内部回路に備えられる記憶素子から出力される設定データ信号とを入力し、内部回路を試験するとき設定データ信号を選択して出力する。 - 特許庁

Each replica FeRAM unit constituting a replica FeRAM unit group 12 is operated by clock signals having individually different pulse widths based on operation voltage Vcc1 of a FeRAM memory cell group 10, and cross talk in a non-selection capacitor is decided.例文帳に追加

レプリカＦｅＲＡＭユニット群１２を構成する各レプリカＦｅＲＡＭユニットを、ＦｅＲＡＭメモリセル群１０の動作電圧Ｖｃｃ１に基づく個々に異なるパルス幅のクロック信号で動作させて非選択キャパシタにおけるクロストークを判定する。 - 特許庁

The display panel drive unit, for driving the display panel by repetitively applying drive pulses to an electrode group forming a display cell group of the display panel, is provided with a mode selection assignment means which receives a selection instruction and emits a mode assignment instruction according thereto and a drive pulse generation means which generates the drive pulse in the mode meeting the mode assignment instruction and applies the same to the electrode group.例文帳に追加

ディスプレイパネルの表示セル群を形成する電極群に駆動パルスを繰り返し印加してディスプレイパネルを駆動するディスプレイパネル駆動装置において、選択指令を受信してこれに応じたモード指定指令を発するモード選択指定手段と、モード指定指令に応じたモードにて駆動パルスを生成して、これを電極群に印加する駆動パルス生成印加手段とを設ける。 - 特許庁

In the write operation of the NAND-type flash memory, a row decoder applies a first voltage lower than a voltage applied to a control gate of other memory cells of a NAND string to a control gate of a first memory cell adjacent to a drain side selection gate transistor in NAND strings to cut off an area between the other memory cells of the NAND strings and the drain side selection gate transistor.例文帳に追加

ＮＡＮＤ型フラッシュメモリの書き込み動作時において、ロウデコーダは、ＮＡＮＤストリングのうちドレイン側選択ゲートトランジスタに隣接する第１のメモリセルの制御ゲートに、ＮＡＮＤストリングの他のメモリセルの制御ゲートに印加される電圧よりも低くい第１の電圧を、前記ＮＡＮＤストリングの他のメモリセルと前記ドレイン側選択ゲートトランジスタとの間をカットオフするように、印加する。 - 特許庁

To make a manufacturing process compact and speed it up as to a fuel cell material manufacturing process by simply and easily detecting defects in a series of processes through the selection of serious defects in cells and/or half-cells used for fuel cells, and through the selection of measuring instruments corresponding to the manufacturing processes from among various manufacturing instruments.例文帳に追加

本発明は、燃料電池用に用いられるセルおよび／またはハーフセルにおいて重大な欠陥を選定し、かつ各種の測定装置のうち製造工程に合致したものを選定することで、燃料電池材料製造工程において、欠陥検出を一連の工程の下に簡便かつ容易に検出することができることで、製造工程をコンパクト化、スピードアップ化を図ることにある。 - 特許庁

This device consists of a cell array consisting of unit pages, and a plurality of unit page buffers respectively corresponding to the unit pages, and it includes a page buffer for storing data, a selection circuit for selecting one or more unit page buffers to be initialized among the above unit page buffers and a controller for generating a signal to control the page buffer and the selection circuit.例文帳に追加

単位ページからなるセルアレイと、前記単位ページに各々対応する複数の単位ページバッファからなり、データを貯蔵するページバッファと、パーシャルコピーバック動作時、前記単位ページバッファのうち初期化しようとする一つ、またはそれ以上の単位ページバッファを選択する選択回路と、前記ページバッファ及び選択回路を制御する信号を発生する制御装置とを含む。 - 特許庁

The storage part 3 is provided with: storage circuits 4-7 each including a one-time PROM cell array; a selection circuit 8 for selecting one of storage circuit from among the storage circuits 4-7 corresponding to selection signals inputted from the outside and outputting an operation instruction signal instructing to perform an operation to the selected storage circuit; a control circuit 9; and a high voltage circuit 10.例文帳に追加

記憶部３は、ワンタイムＰＲＯＭセルアレイを各々が含む記憶回路４〜７と、外部から入力される選択信号に応じて、記憶回路４〜７の中から１個の記憶回路を選択し、選択された記憶回路に対して動作するように指示する動作指示信号を出力する選択回路８と、制御回路９と、高電圧回路１０とを具備する。 - 特許庁

A sorting pointer 22 and a writing address register selection circuit 21 which perform cyclic sorting of a cell of the flow concerned to the plural output order chains and a reading pointer 32 and a reading address register selection circuit 31 which perform cyclic reading from the plural output order chains are provided sot that pipeline reading can be performed by using these plural output order chains.例文帳に追加

これら複数の出力順序チェーンを使用してパイプライン読み出しが行えるように、該当するフローのセルを複数の出力順序チェーンへ巡回振り分けを行う振り分けポインタ２２と書き込みアドレスレジスタ選択回路２１、また、複数出力順序チェーンからの巡回読み出しを行う読み出しポインタ３２と読み出しアドレスレジスタ選択回路３１を設ける。 - 特許庁

By an electronic circuit electrically connected to a memory array which is composed of a plurality of memory cells, voltages are applied to a selection gate for constituting the memory cell, a memory gate, a well, a source and a drain to control operation such as the writing, erasing, application of an alleviation pulse, and verification.例文帳に追加

複数のメモリセルから構成されたメモリアレイに対して電気的に接続された電子回路が、メモリセルを構成する選択ゲート、メモリゲート、ウェル、ソース、およびドレインに電圧を印加し、書込み、消去、緩和パルス印加、ベリファイなどの動作の制御を行う。 - 特許庁

A capacitor (C) is provided above or below a memory cell (MC) having a storage element to which storage information is to be written by a current and a selection element connected to the storage element, and storage information is written by a charge accumulated in the capacitor into the storage element.例文帳に追加

電流により記憶情報が書き込まれる記憶素子と、当該記憶素子に接続される選択素子と、を有するメモリセル（ＭＣ）の上方または下方にキャパシタ（Ｃ）を設け、当該キャパシタに蓄積された電荷によって記憶素子に書き込みを行う。 - 特許庁

Main block selection lines MBS0 and MBS1 connecting a main row decoder MRD and a sub row decoder SRD are composed by using memory cells in a cell block, a metal line CI used between the memory cells and the distribution layer that is the same as plate lines PL, /PL.例文帳に追加

セルブロック内のメモリセル、メモリセル間に使用する金属配線ＣＩや、プレート線ＰＬ，／ＰＬと同じ配線層を用いて、メインローデコーダＭＲＤとサブローデコーダＳＲＤを接続するメインブロック選択線ＭＢＳ０，ＭＢＳ１を構成することを特徴としている。 - 特許庁

To provide a magnetic random access memory that prevents a write current from decreasing owing to back bias effect of a selection transistor when a relative magnetization direction between a free layer and a pinned layer is inverted from parallel to anti-parallel, and also prevents the area of a memory cell from increasing.例文帳に追加

自由層と固定層の相対的な磁化方向を平行から反平行に反転する際、選択トランジスタのバックバイアス効果による書き込み電流の減少を防止でき、かつメモリセルの面積増大を防ぐことができる磁気ランダムアクセスメモリを提供できる。 - 特許庁

A cell selection portion 110 compares the delay spreads by the base station devices with one another to determine the base station device having a maximum delay spread as a selected base station device for a next time unit, and informs a transmission request signal generation portion 111 of the selected base station device.例文帳に追加

セル選択部１１０は、基地局装置ごとの遅延スプレッドの大小を比較し、遅延スプレッドが最大の基地局装置を次の時間単位の選択基地局装置とし、選択基地局装置を送信要求信号生成部１１１へ通知する。 - 特許庁

Upon reception of a determination signal for selecting the spare row block A, a coincidence comparison operation is performed between the lower-order address FC<m:0> of a defective redundant memory cell stored in a fuse latch group C and a lower-order address signal A<m:0> to determinate selection/nonselection of a spare row C.例文帳に追加

スペアロウブロックＡを選択する判定信号を受けて、ヒューズラッチ群Ｃの記憶する不良冗長メモリセルの下位アドレスＦＣ＜ｍ：０＞と下位アドレス信号Ａ＜ｍ：０＞との一致比較動作を実行してスペアロウＣの選択／非選択を判定する。 - 特許庁

To provide a method for transforming a mammalian cell, enabling a wide variety of mammalian cells to be used as host cells, high in both gene transfer efficiency and gene expression efficiency, and high in the selection efficiency of a clone highly expressing the objective gene.例文帳に追加

本発明は広範な哺乳動物細胞を宿主細胞として利用することができ、遺伝子の導入効率および発現効率が高く、目的遺伝子を高発現するクローンの選択効率が高い哺乳動物細胞の形質転換方法を提供する。 - 特許庁

A fuel cell 40 is disposed on a highest stage of a body package 10a, and a reformer 30, a CO selection oxidizing unit 34 as a fuel gas generating unit and an electronic control unit 60 as a control unit are disposed apart from each other in a space therebelow.例文帳に追加

本体パッケージ１０ａの最上段には、燃料電池４０とが配置され、その下方のスペースには、燃料ガス生成部としての改質器３０及びＣＯ選択酸化部３４と、制御部としての電子制御ユニット６０とが離間して配置されている。 - 特許庁

On the other hand, active width Lc of the gate end at the side of a capacitor for information accumulation of the MISFET for memory cell selection is set narrower than the minimum machining dimensions, thus increasing the influence of the boron segregation to the insulating film for composing the element separation region (a).例文帳に追加

一方、メモリセル選択用ＭＩＳＦＥＴの情報蓄積用容量素子側のゲート端の活性幅Ｌｃを最小加工寸法よりも狭くすることにより、素子分離領域ａを構成する絶縁膜へのボロン偏析の影響を大きくする。 - 特許庁

As this potential Vave is constant without depending on manufacturing process and materials of a ferroelectric capacitor and a potential of a bit line of a selection memory cell region is detected highly accurately, this potential is optimum as a reference potential given to sense amplifiers San-1, San.例文帳に追加

この電位Ｖａｖｅは，強誘電体キャパシタの製造プロセスや材料に依存せず一定であり，選択メモリセル領域のビット線の電位を高精度に検出するためにセンスアンプＳＡｎ−１，ＳＡｎに与えられる参照電位として最適である。 - 特許庁

At the time of read-out operation of data, an access current Iac in accordance with a pass current of a selection memory cell and the prescribed reference current Ir are made to flow respectively in the node Nc and the node Nd by a current transmission circuit 50a and a reference current generation circuit 60.例文帳に追加

データ読出動作時には、電流伝達回路５０ａおよび基準電流発生回路６０によって、選択メモリセルの通過電流に応じたアクセス電流Ｉａｃおよび所定の基準電流Ｉｒが、ノードＮｃおよびＮｄにそれぞれ流される。 - 特許庁

A cell selection part 109 compares the correlative bandwidths by the base station apparatuses to determine the base station apparatus having the minimum correlative bandwidth as a selected base station apparatus for a next time unit, and informs a transmission request signal generation portion 110 of the selected base station apparatus.例文帳に追加

セル選択部１０９は、基地局装置ごとの相関帯域幅の大小を比較し、相関帯域幅が最小の基地局装置を次の時間単位の選択基地局装置とし、選択基地局装置を送信要求信号生成部１１０へ通知する。 - 特許庁

The row selection circuit 20 activates selectively one out of word lines WL0-WL3 corresponding to a normal memory cell and a spare word line SWL.例文帳に追加

行選択回路２０は、冗長情報によって示される不良行アドレスと、入力された行アドレスＲＡ０，ＲＡ１との一致判定に応じて、正規メモリセルに対応するワード線ＷＬ０〜ＷＬ３およびスペアワード線ＳＷＬのうちの１本を選択的に活性化する。 - 特許庁

When setting a display layout for the enlargement display mode, a user sets how a display area is divided (screen style), which item is selected and allocated to which cell (selection and arrangement of an item), and enlargement rates for respective items.例文帳に追加

拡大表示モードに関する表示レイアウトの設定では、表示領域をどのように分割するか（画面形式）、そして、どの項目を選択してどのセルに割り当てるか（項目の選択と配置）、及び各項目についての拡大率が、ユーザにより設定される。 - 特許庁

An N+-type semiconductor region 6, where the lower electrode 49 of the capacitor element Cn is connected, is formed in an active region which is wider in area than an active region, where the source and drain (N--type semiconductor region 11) of a memory cell selection MISFET Qs are provided.例文帳に追加

容量素子Ｃn の下部電極４９が接続されるｎ^+ 型半導体領域６は、メモリセル選択用ＭＩＳＦＥＴＱs のソース、ドレイン（ｎ^- 型半導体領域１１）が形成された活性領域より広い面積の活性領域に形成される。 - 特許庁

Offset depending on voltage difference between offset control voltage Vofd and Vofr from a voltage generating circuit 55 and 56 is given to through current of the data line LIO and LIOr, a reference current Iref passing through the dummy cell is set at an intermediate level of levels of two kinds corresponding to stored data of a data read current Idat passing through the selection memory cell.例文帳に追加

電圧発生回路５５および５６からのオフセット制御電圧ＶｏｆｄおよびＶｏｆｒの電圧差に応じたオフセットがデータ線ＬＩＯおよびＬＩＯｒの通過電流間に与えられて、ダミーセルを通過する基準電流Ｉｒｅｆは、選択メモリセルを通過するデータ読出電流Ｉｄａｔの記憶データに応じた２種類のレベルの中間レベルに設定される。 - 特許庁

When driving the plasma-addressed display device wherein a display cell provided with column-form signal electrodes and a plasma cell provided with row-form discharge channels having exposed electrodes and coated electrodes with a dielectric are superimposed, the length of a voltage pulse for sweeping the electrodes of the discharge channel to generate plasma discharges is set so as to exceed a single selection period.例文帳に追加

列状の信号電極を備えた表示セルと、露出電極及び誘電体で覆われた被覆電極を有する行状の放電チャンネルを備えたプラズマセルとが重ね合わされてなるプラズマアドレス表示装置を駆動するに際し、プラズマ放電を発生させるために放電チャンネルの電極に掃引する電圧パルスの長さを１選択期間を越えるように設定する。 - 特許庁

The selection voltage adjustment method of the ferroelectric storage device has a step for respectively detecting voltages V_0 to V_4 outputted via either one of a wordline 14 and a bit line 16 connected to a ferroelectric memory cell 18 when a plurality of inspection voltages V_+S0 to V_+S4 are successively applied to the ferroelectric memory cell 18 in a prescribed unit of voltage.例文帳に追加

強誘電体記憶装置の選択電圧調整方法は、強誘電体メモリセル１８に所定電圧刻みで複数の検査電圧Ｖ_＋Ｓ０〜Ｖ_＋Ｓ４を順次印加した時に、その強誘電体メモリセルに接続されたワード線１４及びビット線１６のいずれか一方を介して出力される電圧Ｖ_０〜Ｖ_４をそれぞれ検出する工程を有する。 - 特許庁

A chemical mechanical polishing step of a trench element separating film 29 is performed by a slurry having a high polishing selection ratio to an oxide film 23 rather than to a nitride film 25, a self-alignment floating gate is formed by a slurry having a high polishing selection ratio to a polycrystal silicon rather than to the oxide film, so that the flash memory cell is manufactured.例文帳に追加

窒化膜２５より酸化膜２３に対して高い研磨選択比を有するスラリーでトレンチ素子分離膜２９の化学的な機械的な研磨（Ｃｈｅｍｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程をおこない、酸化膜より多結晶シリコンに対して高い研磨選択比を有するスラリーで自己整列フローティングゲートを形成してフラッシュメモリ素子を製造することを特徴とする。 - 特許庁

In a two-transistor PMOS memory cell 40, having a PMOS floating gate (FG) transistor 40a and a PMOS selection gate (SG) transistor 40b, the drain of the FG transistor and the source of the selecting gate transistor are formed by a common P+ diffusion region 48 formed in an N-well 42.例文帳に追加

ＰＭＯＳフローティングゲート（ＦＧ）トランジスタ（４０ａ）とＰＭＯＳ選択ゲート（ＳＧ）トランジスタ（４０ｂ）とを有する２トランジスタＰＭＯＳメモリセル（４０）において、ＦＧトランジスタのドレインとＳＧトランジスタのソースはＮ−ウェル（４２）内に形成された共通のＰ＋拡散領域（４８）により形成される。 - 特許庁

The semiconductor circuit further comprises a terminal VCC connected to the power line 13 via an RC filter 19, and the power voltage VCC is supplied from the terminal VCC to a logic circuit 24, an A/D conversion circuit 26, a cell selection circuit 28, a level shift circuit 30 and a voltage adjustment circuit 34.例文帳に追加

また、ＲＣフィルタ１９を介して電源線１３に接続される端子ＶＣＣを備えており、端子ＶＣＣから、ロジック回路２４、Ａ／Ｄ変換回路２６、セル選択回路２８、レベルシフト回路３０、及び電圧調整回路３４に電源電圧ＶＣＣを供給する。 - 特許庁

Further, each character is disposed within the aperture block by disposing the character apertures corresponding to a pattern of each layer of a 2-input AND cell in the same position within each of aperture blocks 302 to 305, and a deflection signal to be input to a character selection deflector may be equal for any layer.例文帳に追加

さらに、各キャラクタのアパーチャブロック内への配置を２入力ＡＮＤセルの各レイヤーのパターンに対応するキャラクタアパーチャを、各アパーチャブロック３０２〜３０５内で同じ位置に配置することにより、キャラクタ選択偏向器に入力する偏向信号はどのレイヤーでも同じでよい。 - 特許庁

A bit line corresponding to a selected memory cell is connected between write current control line of both sides of the corresponding memory block by turning on transistor switches 102, 103 in response to activation of a column selection line CSL shared between memory blocks, and a data write current flows.例文帳に追加

メモリブロック間で共有されるコラム選択線ＣＳＬの活性化に応答してトランジスタスイッチ１０２，１０３がオンすることによって、選択メモリセルに対応するビット線は、対応のメモリブロックの両側の書込電流制御線の間に接続されて、データ書込電流が流される。 - 特許庁

The method is useful to provide pre-notification that a communication hand-off condition is imminent to enable fast route pre-establishment and reduced packet latency, and for optimizing quality of service by facilitating selection of best base station in overlapping cell environments, among other applications.例文帳に追加

本方法は、とりわけ、通信のハンドオフが差し迫っているという事前通知を提供することにより、ルートの迅速な事前確立、パケットレイテンシの削減を可能にし、且つ、重複するセル環境において最良の基地局を選択することによりサービスの品質を最適化する。 - 特許庁

A memory gate 74 is formed in a first channel region between the source region 80 and the buried N + region 56, and on the buried N + region 56, and a selection gate 76 is formed on a second channel region between the cell depletion region 78 and the drain region 82.例文帳に追加

ソース領域８０と埋没Ｎ＋領域５６との間の領域の第１チャンネル領域及び前記埋没Ｎ＋領域５６上にメモリゲート７４が形成され、セル空乏領域７８と前記ドレイン領域８２との間の第２チャンネル領域上に選択ゲート７６が形成される。 - 特許庁

Since the voltage of the bit line BL [i+1] connected to the source of a twin memory cell 100 [i] is made nearly 0 V (almost several tens to hundreds mV), the influence of the back gate of a bit line selection transistor 217B is small, and its gate voltage BS1 is set to power source voltage Vdd (1.5 V).例文帳に追加

ツインメモリセル１００［ｉ］のソースに接続されたビット線ＢＬ［ｉ＋１］の電圧は０Ｖに近い電圧（数十〜百ｍＶ程度）となるため、ビット線選択トランジスタ２１７Ｂのバックゲートの影響は少ないので、そのゲート電圧ＢＳ１を電源電圧Ｖｄｄ（１．５Ｖ）に設定した。 - 特許庁

The same word line voltage is applied to a control gate of a selection memory cell at the time of verification and read-out, occurrence of a read-out error caused by verification and dispersion of gate voltage of read-out can be prevented, and accuracy of verification and read-out can be improved.例文帳に追加

ベリファイおよび読み出し時に選択メモリセルの制御ゲートに同じワード線電圧を印加し、チャージ電流を異なるレベルに設定することによって、ベリファイおよび読み出しのゲート電圧のバラツキによる読み出しエラーの発生を防止でき、ベリファイおよび読み出しの精度を向上できる。 - 特許庁

The sub-decode signal line functions as a conductive line for shielding static electricity for the ground line, a potential of the ground line is raised by capacity coupling with the other signal lines, electric charges are flowed out from a memory cell of the non-selection sub-word line, and deterioration of the refresh property is prevented.例文帳に追加

サブデコード信号線が、接地線に対する静電遮蔽用の導電線として機能し、接地線の電位が他の信号線との間の容量結合により上昇して、非選択サブサード線のメモリセルから電荷が流出してリフレッシュ特性が劣化するのを防止する。 - 特許庁

Since the number of steps in a thickness direction of the transmitting plane in the wavelength selection phase plate 12 can be reduced by compensating the residual aberration by the liquid crystal layer 10 provided as a cell 10a, it is possible to make it easy to manufacture the wavefront aberration compensation element 7.例文帳に追加

また、残留収差を領域毎にセル１０ａとして設けた液晶層１０により補正することで、波長選択位相板１２における透過面内の厚さ方向の段数を減らすことができるので、波面収差補正素子７の製造を容易にすることもできる。 - 特許庁

In a voltage detection mode, a first reference voltage VREF is selected by a reference voltage selection circuit 5, and after setting an electric charge to the first capacitor C1 by turning on switches SW3, SWB4, a cell voltage is detected by turning off the switches SW3, SWB4 and turning on a switch SWB3.例文帳に追加

電圧検出モードでは、基準電圧選択回路５により第１基準電圧ＶREFを選択し、スイッチＳＷ３、ＳＷＢ４をオンして第１コンデンサＣ１に電荷を設定した後、スイッチＳＷ３、ＳＷＢ４をオフ、スイッチＳＷＢ３をオンしてセル電圧を検出する。 - 特許庁