「clock synchronization」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

A chip identifier holding unit 340 holds a chip identifier calculated by the chip identifier arithmetic unit 320 in synchronization with a clock CLK.例文帳に追加

チップ識別子保持部３４０は、クロックＣＬＫに同期してチップ識別子演算部３２０が演算したチップ識別子を保持する。 - 特許庁

To provide a semiconductor device, in which amounts of delay of clock signals being supplied to plural synchronization circuits are made equal.例文帳に追加

複数の同期回路に供給するクロック信号の遅延量を等しくすることができる半導体装置を提供する。 - 特許庁

In each data driver 3, the internal latch signal is generated in synchronization with the clock signal CLK in response to a latch signal LS.例文帳に追加

各データドライバ３において、ラッチ信号ＬＳに応答しクロック信号ＣＬＫに同期して内部ラッチ信号が生成される。 - 特許庁

A clock generating part 7004 generates a symbol period signal Sig1 and a spread code rate signal Sig2 in synchronization with the reference signal J1.例文帳に追加

クロック生成部７００４は、シンボル周期信号Sig1と拡散符号レート信号Sig2を基準信号Ｊ１と同期して生成する。 - 特許庁

A clock generating part 7002 generates a symbol period signal Sig1 and a spread code rate signal Sig2 in synchronization with the reference signal J1.例文帳に追加

クロック生成部７００２は、シンボル周期信号Sig1と拡散符号レート信号Sig2を基準信号Ｊ１と同期して生成する。 - 特許庁

A mode lock laser 60 performs pulse laser oscillation at a frequency equivalent to the base rate (B) so as to synchronize with the reproduced clock synchronization signal.例文帳に追加

モードロックレーザ６０は再生されたクロック同期信号に同期して、ベースレート（Ｂ）に相当する周波数でパルスレーザ発振する。 - 特許庁

The output of the SRC 17 is outputted in synchronization with the system clock Cs, and then chroma decode processing is made after Y/C separation processing.例文帳に追加

ＳＲＣ１７の出力は、システムクロックＣｓに同期して出力され、その後、Ｙ／Ｃ分離処理、クロマデコード処理を行う。 - 特許庁

A timing generator includes a clock generation section, a control word output register, a synchronization section, and a multiple delay resolution signal generation section.例文帳に追加

タイミング生成器は、クロック生成部、制御ワード出力レジスタ、同期部、及び複数遅延分解能信号生成部を含む。 - 特許庁

This method uses a peculiar time stamp for a dispersion network clock synchronization protocol regarding the correlation between the image and the data.例文帳に追加

この方法は、画像及びデータの相関関係についての分散ネットワーククロック同期プロトコルに対する固有のタイムスタンプを用いる。 - 特許庁

A PLL circuit 50 reproduces a clock synchronization signal of a frequency equivalent to a base rate (B) from an output of the photodiode 46.例文帳に追加

ＰＬＬ回路５０は、フォトダイオード４６の出力からベースレート（Ｂ）に相当する周波数のクロック同期信号を再生する。 - 特許庁

To provide a horizontal synchronization stabilizer in which a voltage controlled oscillator generates a stable clock signal, even if noise is overlapped on an equivalent pulse and serrated pulse or a composite synchronization signal in a vertical blanking period of a composite synchronization signal.例文帳に追加

複合同期信号の垂直ブランキング期間における等価パルスおよび切り込みパルスまたは複合同期信号にノイズが重畳されても、電圧制御発振器が安定したクロック信号を生成する水平同期安定化装置を提供する。 - 特許庁

To provide a clock identification recovery circuit and a clock identification recovery method that can establish synchronization in a short time after an input data signal is received and conduct proper clock identification recovery while dealing with the input data signal with jitter.例文帳に追加

入力データ信号が入力されてから短時間で同期が確立でき、ジッタを持った入力データ信号に対応して、適切なクロック識別再生を行うクロック識別再生回路及びクロック識別再生方法を提供する。 - 特許庁

This device generates a sampling clock of a small fraction of cycle of the symbol clock of the modulation signal received by radio, samples prescribed bit data from the modulation signal with the sampling clock cycle and establishes frame synchronization in accordance with the bit data.例文帳に追加

無線受信する変調信号のシンボルクロックの数分の一の周期のサンプリングクロックを生成し、このサンプリングクロックの周期で変調信号から所定のビットデータをサンプリングし、このビットデータに対応してフレーム同期を確立する。 - 特許庁

While legacy multiplex transmission devices 10-1 to 10-3 and legacy IP converters 12-1 to 12-3 are put in one group G1, master-slave relation of clock synchronization of one of a first clock slave and a second clock slave is set.例文帳に追加

レガシー多重伝送装置１０−１〜１０−３とレガシーＩＰ変換器１２−１〜１２−３の３組を１グループＧ１として、クロックマスタ、第１クロックスレーブ又は第２クロックスレーブのいずれかのクロック同期の主従関係を設定する。 - 特許庁

To provide a clock synchronization method and a synchronizing clock generator that apply no meaningless and harmful phase correction to a generated clock even when the object signal to be synchronized has distortion.例文帳に追加

同期させるべき処理対象信号が歪みを受けている場合に、生成クロックに対して無意味な位相補正や有害な位相補正が施されることのないクロック同期補正方法及び同期クロック生成装置を提供する。 - 特許庁

In the synchronous circuit that operates in synchronization with a clock signal, at least two clock signals whose operation timings differ each other are generated, and each generated clock signal is supplied to each of a grouped flip-flop circuits.例文帳に追加

クロック信号に同期して動作する同期回路において、動作タイミングをずらした少なくとも２つのクロック信号を発生し、発生されるそれぞれのクロック信号を、グループ分けされたそれぞれのグループのフリップフロップ群に供給する。 - 特許庁

The synchronization aid device (D2) is part of receiving communication equipment (EQ2) of an IP network, having a primary clock signal consisting of primary clock pulses spaced apart by a first period.例文帳に追加

クロック信号再構成装置（Ｄ２）はＩＰネットワークの受信通信機器（ＥＱ２）の一部であり、第１の周期だけ間隔の離れた１次クロック・パルスを有する１次クロック信号を有する。 - 特許庁

A phase of a divided frequency of the reference clock is corrected (S408), the corrected reference clock is output (S409), and synchronization processing of a frame predetermined is performed (S410).例文帳に追加

分周された基準クロックの周波数の位相を補正し（Ｓ４０８）、補正された基準クロックを出力し（Ｓ４０９）、あらかじめ定めたフレームの同期処理を行う（Ｓ４１０）。 - 特許庁

A data receiving means 1d receives reception data to be transmitted from the data transmitting means 2c of the communication equipment 2, in synchronization with the transmission clock to be transmitted from the clock transmitting means 1a.例文帳に追加

データ受信手段１ｄは、クロック送信手段１ａが送信する送信クロックに同期して、通信装置２のデータ送信手段２ｃから送信される受信データを受信する。 - 特許庁

A test signal given to the integrated memory is varied in synchronization with a test clock signal, an invalid state is set by a control signal being not synchronizing with this test clock signal, and given to the memory (3).例文帳に追加

混載メモリへ与えられるテスト信号をテストクロック信号に同期して変化させかつこのテストクロック信号と非同期の制御信号で無効状態を設定し、メモリ（３）へ与える。 - 特許庁

To provide a display controller capable of preventing malfunction in a display panel operating in synchronization with a display clock signal even when the frequency of the display clock signal is dynamically switched.例文帳に追加

表示用クロック信号の周波数を動的に切り換えても、表示用クロック信号に同期して動作する表示パネルにおける誤動作を防止できる表示コントローラを提供する。 - 特許庁

To provide an in-vehicle clock synchronization system capable of synchronizing various clocks mounted in a car with the time of the most precise clock among the clocks.例文帳に追加

車両に装備される多様な時計装置において、最も精度の高い時計の時刻に他の時計を同期させることができる自動車内時計の同期システムを提供すること。 - 特許庁

To attain highly accurate synchronization by detecting a time notification from an external reference clock without a delay and acquiring the time of a system clock which is a comparison object at the time without a delay.例文帳に追加

外部の基準時計からの時刻通知を遅延なく検知し、そのときの比較対象であるシステム時計の時刻を遅延なく取得することにより、精度の高い同期を実現する。 - 特許庁

To provide a timing generating circuit that can adjust synchronization of a clock signal with high accuracy independently of a frequency of the clock signal, even when the number of stages of each delay circuit is limited.例文帳に追加

各遅延回路の段数が制限されていても、クロック信号の周波数にかかわらず、該クロック信号の同期を高精度で調節することが可能なタイミング発生回路を提供する - 特許庁

A synchronization block 13 outputs the clock signals outputted from the blocks 11, 12 synchronously with the leading edge of the system clock signal of a frequency higher than 25 MHz.例文帳に追加

同期ブロック１３は、各ブロック１１および１２から出力されるクロック信号を、２５ＭＨｚより高い周波数のシステムクロック信号の立ち上がりエッジに同期させて出力する。 - 特許庁

In the magneto-optical disk device 100, an optical head 101 irradiates the magneto-optical recording medium 10 with the pulsed light in synchronization with a delay clock having a phase changed from that of a clock CLK.例文帳に追加

光磁気ディスク装置１００において、光学ヘッド１０１は、クロックＣＬＫの位相を変化させた遅延クロックに同期してパルス光を光磁気記録媒体１０に照射する。 - 特許庁

Selection signal transmission means 85 transmits the signal selected by the signal selection means 83 to other devices according to the clock signal synchronized by the clock signal synchronization means 84.例文帳に追加

選択信号送信手段８５は、信号選択手段８３が選択した信号を、クロック信号同期手段８４が同期させたクロック信号に応じて他の装置に送信する。 - 特許庁

A discrimination device 12 of each signal route applies data discrimination to a plurality of received signals which are delayed by delay elements 11 on the basis of a clock signal outputted from a clock synchronization circuit.例文帳に追加

遅延素子１１により遅延差をつけた複数の受信信号を、クロック同期回路１３が出力するクロックに基づき、各信号ルートの判定器１２でデータ判定する。 - 特許庁

The synchronization signals VD, HD are delayed by a delay circuit 132 and supplied to a clock generating circuit 133, and a sampling clock CLK is generated on the basis of that within the range of a valid screen.例文帳に追加

同期信号ＶＤ，ＨＤを遅延回路１３２で遅延してクロック発生回路１３３に供給し、それに基づいて有効画面の範囲でサンプリングクロックＣＬＫを発生する。 - 特許庁

A row address holding part 122 and a column address holding part 132 fetch the row address and column address of a memory cell Cell in synchronization with external clock signals inputted successively from an external clock terminal.例文帳に追加

ロウアドレス保持部１２２及びカラムアドレス保持部１３２は、外部クロック端子から順次入力される外部クロック信号に同期して、メモリセルＣｅｌｌのロウアドレス及びカラムアドレスを取り込む。 - 特許庁

The semiconductor integrated circuit including logic circuits (11 to 13) operating in synchronization with mutually different clock signals, respectively, includes a clock supply part (14A) and a control part (15A).例文帳に追加

互いに異なるクロック信号にそれぞれ同期して動作する論理回路（１１〜１３）を備えた半導体集積回路は、クロック供給部（１４Ａ）と、制御部（１５Ａ）とを備えている。 - 特許庁

An edge timing of the clock and an effective signal value of the signal input/output to/from the clock synchronization circuit at this timing are calculated using the second discrete model to execute the simulation.例文帳に追加

そして、クロックのエッジタイミングおよびこのタイミングでのクロック同期回路に入出力される信号の実効的信号値が、第２離散モデルを用いて計算され、シミュレーションが実行される。 - 特許庁

The system clock interpolation circuit is provided with a synchronizing signal period detection circuit 7 that detects a period of a synchronization detection pulse 12 independently of a mask operation by a synchronization position mask signal 42 and when the detection circuit 7 confirms that the period of the detected synchronization detection pulse 12 is a normal period, the synchronization is locked again by the synchronization detection pulse 12 to reduce the time until synchronization re-locking.例文帳に追加

同期位置マスク信号４２によるマスク動作とは無関係に同期検出パルス１２の周期を検出する同期信号周期検出回路７を設け、これにより検出した同期検出パルス１２の周期が正規の周期であることが確認された時点で、その同期検出パルス１２による同期の再引き込みを行うことにより、同期再引き込みまでの時間を短縮する。 - 特許庁

The synchronous operation control circuit 20 also has: an oscillation circuit 30 outputting an oscillation clock signal having a predetermined frequency; a selection circuit 32 outputting the synchronization clock signal Sb or the oscillation clock signal; and a frequency multiplication circuit 34 outputting the system clock signal obtained by multiplying the output signal of the selection circuit 32 by n.例文帳に追加

所定周波数の発振クロック信号を出力する発振回路３０と、同期クロック信号Ｓｂ又は発振クロック信号を出力する選択回路３２と、その出力信号をｎ逓倍したシステムクロック信号を出力する周波数逓倍回路３４を備える。 - 特許庁

A ring oscillator 16 oscillates ring clock signal RCLK at a predetermined frequency out of synchronization with test clock signal TCLK at the time of normal operation mode and changes ring clock signal RCLKA synchronized with test clock signal TCLK at the time of test operation mode.例文帳に追加

リング発振器１６は、通常動作モード時では、テスト用クロック信号ＴＣＬＫとは非同期でリングクロック信号ＲＣＬＫを所定周波数で発振させ、テスト動作モード時では、リングクロック信号ＲＣＬＫＡをテスト用クロック信号ＴＣＬＫに同期させて変化させる。 - 特許庁

The clock signal generating portions count the clock of an internal self-propelled clock source 1-4, and input the low-level signal to reset terminals of flip-flop circuits 1-12 and 1-22 in a timing less than one cycle of the slave synchronization clock signal to make them forcibly output the low-level signal.例文帳に追加

クロック信号生成部は、内部自走クロック源１−４のクロックをカウントして従属同期クロック信号の１周期未満のタイミングでローレベル信号をフリップフロップ回路１−１２，１−２２のリセット端子に入力して強制的にローレベル信号を出力させる。 - 特許庁

In addition, since it is clear which signal source a clock synchronization element (flip-flop) to which clock is supplied from the logic circuit synchronizes with to operate, a clock tree with small clock skew and little power consumption is easily configured so that a circuit malfunction resulting from timing violation can be prevented.例文帳に追加

また、論理回路からクロックが供給されるクロック同期素子（フリップフロップ）が、どちらの信号源に同期して動作するかが分かるため、クロックスキューが小さく、消費電力が少ないクロックツリーを簡単に構成してタイミング違反による回路誤動作を防ぐことができる。 - 特許庁

A sampling clock generation circuit 83 generates eight sampling clocks whose phases are different from each other, and a selection circuit 84 selects the sampling clock whose phase is the most separate from the sampling clock in which the synchronization pulse can not be sampled out of the eight sampling clocks as an optimum sampling clock.例文帳に追加

サンプリングクロック生成回路８３が互いに位相が異なる８個のサンプリングクロックを生成し、選択回路８４が、８個のサンプリングクロックのち、同期パルスをサンプリングすることができなかったサンプリングクロックから最も位相が離れたサンプリングクロックを最適なサンプリングクロックとして選択する。 - 特許庁

This semiconductor integrated circuit is provided with an internal clock signal generating circuit 10 and a data input/output circuit 20 and a clock receiver 11, a synchronization delay control circuit 12, a clock driver 13, an output control circuit 14, a delay monitor 15' and a control signal generating circuit 16 are provided inside the internal clock signal generating circuit 10.例文帳に追加

内部クロック信号発生回路１０と、データ入出力回路２０とが設けられ、内部クロック信号発生回路１０内には、クロックレシーバ１１、同期遅延制御回路１２、クロックドライバ１３、出力制御回路１４、ディレイモニタ１５′及び制御信号発生回路１６が設けられる。 - 特許庁

A reception data re-timing means 7 uses the data and the clock to apply re-timing to them, a reception data decoding means 8 takes frame synchronization on the basis of the re-timing data, the extracted clock and a reference clock, replaces the clock, decodes the 10 data into the 8 data and provides the output of the 8 data.例文帳に追加

受信データリタイミング手段７はそれらデータとクロックとを用いてリタイミングし、受信データ復号化手段８はリタイミングされたデータと抽出クロックと基準クロックとからフレーム同期を行った後、クロックを乗替え、データを１０本から８本に復号化して出力する。 - 特許庁

An LIU 1 extracts a clock signal from the Iub signal, a framer 2 inputs a digital signal outputted from the LIU 1 to detect frame synchronization and errors, a phase-locked loop 10 generates a clock signal in synchronization with the extracted clock signal, and a BB circuit 7 and an RF circuit 8 operate, based on a clock signal outputted from the phase locked loop 10.例文帳に追加

ＬＩＵ１がＩｕｂ信号からクロック信号を抽出し、フレーマ２がＬＩＵ１から出力されたディジタル信号を入力してフレーム同期および誤り検出し、位相同期ループ１０が抽出されたクロック信号に同期したクロック信号を生成し、ＢＢ回路７とＲＦ回路８が位相同期ループ１０から出力されるクロック信号に基づいて動作する。 - 特許庁

To provide a clock signal recovery circuit that enables synchronization discrimination section to prevent wrong synchronization discrimination due to a noise, so as to prevent operation in following to the noise and attain initial acquisition in a short time when no input data being received data are lost in a PLL for clock recovery.例文帳に追加

クロック再生のためのＰＬＬで、受信データである入力データがなくなった場合に、同期判定部において雑音による誤った同期判定を防止し、雑音に追従して動作することを防止すると共に、短時間で初期捕捉を可能とする。 - 特許庁

In an adder 40, a difference between carrier frequency synchronization information obtained by an automatic frequency control circuit 7 and timing clock frequency synchronization information obtained by a timing clock reproduction circuit 4 is calculated to obtain a carrier frequency deviation Δ attributable to a relay.例文帳に追加

加算器４０において、自動周波数制御回路７により得られるキャリア周波数同期情報とタイミングクロック再生回路４により得られるタイミングクロック周波数同期情報の差を算出して中継器に起因するキャリア周波数偏差Δを得る。 - 特許庁

The phase difference determination circuit 15 determines whether or not data can stably be captured, when data received from other device connected to the synchronization circuit 10 is accepted by a phase of an internal clock of the synchronization circuit.例文帳に追加

位相差判定回路１５は、同期化回路１０と接続された他装置から受信したデータを同期化回路の内部クロックの位相で受付けた場合、データを安定に捉えられるか否かを判定する。 - 特許庁

A synchronization output circuit 30 allows the data signal held by the reception module 20-k to synchronize with the internal clock CLK for outputting when the synchronization write request signal WREk occurs.例文帳に追加

同期化出力回路３０は、同期化書き込み要求信号ＷＲＥｋの発生時、受信モジュール２０−ｋに保持されたデータ信号を内部クロックＣＬＫに同期化させて出力する。 - 特許庁