「wiring region」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To ensure surely a GND electric potential while a drawing region for an individual wiring is ensured.例文帳に追加

個別配線の引き出し領域を確保しつつ、確実にＧＮＤ電位を確保する。 - 特許庁

The first wiring layer connects the first semiconductor region to an input terminal.例文帳に追加

第１の配線層は、前記第１の半導体領域を入力端子に接続する。 - 特許庁

A lower metal wiring layer 2 is formed in a prescribed region on a semiconductor substrate 1.例文帳に追加

半導体基板１上の所定領域に下層金属配線層２が形成される。 - 特許庁

The metal wiring 14 is grounded, and the isolation region 12e is set to a ground potential.例文帳に追加

金属配線１４は接地されており、アイソレーション領域１２ｅは接地電位とされる。 - 特許庁

Gate wiring provided in the display region is formed of a second conductive layer.例文帳に追加

また、表示領域に設けられたゲート配線は、第２の導電層で形成されている。 - 特許庁

Focusing on one element region, the rib structural bodies 310 are formed outside the wiring regions surrounding the element region.例文帳に追加

１つの素子領域に着目すると、素子領域の周囲の配線領域以外に、リブ構造体３１０は形成されている。 - 特許庁

The region 26a is connected with a wiring layer 36b via an n-type well 14 and the region 12b.例文帳に追加

ｎ^+型ドレイン領域２６ａは、ｎ型ウェル１４およびｎ^+型不純物領域１２ｂを介して配線層３６ｂに接続される。 - 特許庁

Moreover, in the second region 3b, a contact plug 4 is made to connect the source/drain region 2 with the source/drain wiring is made.例文帳に追加

また、第２部分３ｂには、ソース・ドレイン領域２とソース・ドレイン配線とを接続するためのコンタクトプラグ４が形成されている。 - 特許庁

A common source wiring region (54) formed at the semiconductor substrate is connected to the source region via a connection hole (53H).例文帳に追加

半導体基板内に形成される共通ソース配線領域（５４）は接続孔（５３Ｈ）を介してソース領域に接続される。 - 特許庁

The aluminum base may be exposed because the barrier layer in the region except for the wiring region was removed.例文帳に追加

また、配線領域を除いた領域におけるバリア層が除去され、アルミニウム基材が露出した状態とされていてもよい。 - 特許庁

A first connection plug 21 is arranged in the first region, and further electrically connects the first conductive region and the wiring layer.例文帳に追加

第１接続プラグ２１は、第１領域内に配設され、且つ第１導電性領域と配線層とを電気的に接続する。 - 特許庁

At an LSI design phase, a region indicating the circuit treating the micro signal is created as a region pattern, excluding a wiring.例文帳に追加

ＬＳＩ設計段階に、微小信号を取り扱う回路を示す領域を配線除外領域パターンとして作成しておく。 - 特許庁

This semiconductor integrated device 10 includes a basic cell region 30 and a macro region 20 and has three or more wiring layers.例文帳に追加

ベーシックセル領域３０とマクロ領域２０を含み、３層以上の配線層を有する半導体集積装置１０である。 - 特許庁

The coating layer 13 in the adhesion region area has an inter-wiring separation region 13A between adjacent metallic wires 51.例文帳に追加

貼合領域において被覆層１３は、隣り合った金属配線５１の間に配線間分離領域１３Ａを有する。 - 特許庁

To provide a wiring simulation device and the like that simulates cable wiring according to the length of a cable to be actually used, while minimizing a region for wiring the cable.例文帳に追加

ケーブルを配線する領域を最小限に抑えつつ、実際に使用するケーブル長に合ったケーブルの配線シミュレーションを行う配線シミュレーション装置等を提供する。 - 特許庁

Meanwhile, wiring 18 provided to a wiring layer M4 as a layer above the wiring layers is provided so as to cover at least part of the upper part of the active region of the antenna protection element 17.例文帳に追加

一方、その上層の配線層Ｍ４に設けられた配線１８は、アンテナ保護素子１７の活性領域上方を少なくとも一部覆うように、設けられている。 - 特許庁

The spiral wiring 5 is arranged biased from the center of the substrate 2, and a non-arrangement region 9 of the spiral wiring 5 is formed on a side where the spiral wiring 5 is not arranged.例文帳に追加

スパイラル配線５が、基板２の中心から偏って配置され、スパイラル配線５が配置されない側に、スパイラル配線５の非配置領域９が形成されている。 - 特許庁

Then, an output part 407 outputs the region where the power source wiring of the specific wiring layer has not been detected and layout data into/to which the power source wiring has been inserted/connected.例文帳に追加

そして、特定の配線層の電源配線が検出されなかった領域と電源配線を挿入・接続したレイアウトデータを出力部４０７により出力する。 - 特許庁

At least in a part of the electrode wiring crossing region 9, a gap 5 is formed between the first electrode wiring 2 and the second electrode wiring 3.例文帳に追加

少なくとも一部の電極配線交差領域９において、第１の電極配線２と第２の電極配線３との間に空隙５が形成されている。 - 特許庁

The power-supply plane or the ground plane is not formed at least within a part of the region of the second wiring layer facing the signal wiring line of the first wiring layer.例文帳に追加

第２の配線層における第１の配線層の信号配線に対向する領域の少なくとも一部には、電源プレーン又はグランドプレーンが設けられていない。 - 特許庁

The wiring region is divided into a plurality of subregions along an X-axis, and the sum of wiring widths of wiring included in the subregion is calculated as the weight of the subregion.例文帳に追加

配線領域をＸ軸に沿って複数のサブ領域に分割し、サブ領域に含まれる配線の配線幅の和をサブ領域の重みとして算出する。 - 特許庁

The semiconductor memory device includes: the peripheral circuit region 40 with wiring layers 42, 46 having wiring patterns, a hollow 48 formed on an unwired region between wiring patterns in the wiring layer 42, 46, and an insulating film 49 forming at least part of a wall for demarcating the hollow 48; and a memory cell region 20.例文帳に追加

配線パターンを有する配線層４２，４６と、配線層４２，４６内の配線パターン間の非配線領域に形成された空洞４８と、空洞４８を画定する壁部の少なくとも一部を形成する絶縁膜４９と、を備えた周辺回路領域４０と、メモリセル領域２０と、を有している。 - 特許庁

To enhance reliability of a gate terminal/wiring and a drain terminal/wiring by preventing progress of wiring corrosion from the cut surface of an inner element region even after the inner element region is completed and the inner element region is separated from a electrostatically protective wiring and a electrostatically protective element, in a manufacturing step of a thin film transistor substrate.例文帳に追加

薄膜トランジスタ基板の製造工程中において、内部素子領域が完成し、内部素子領域を静電保護配線及び静電保護素子から切り離した後でも、内部素子領域の切断面から配線腐食が進行を防止し、ゲート端子／配線及びドレイン端子／配線の信頼性を向上させる。 - 特許庁

The terminal part 4 includes a normal terminal 5 for connecting with a cell existing in an internal region 7 of the IO, wiring 6 as power supply wiring or ground wiring, the internal region 7 of the IO buffer, and a plurality of dummy terminals 8 connected with the wiring 6.例文帳に追加

端子部分４は、ＩＯの内部領域７に存在するセルと接続するためのノーマル端子５と、電源配線又はグランド配線である配線６と、ＩＯバッファの内部領域７と、配線６に接続された複数のダミー端子８とを有する。 - 特許庁

Further, the wiring layer 50 in the wiring region 54 is partially buried in the insulating resin layer 40, and an interface between the insulating resin layer 40 and a protective layer 70 is positioned in at least a part of a side face of the wiring layer 50 in the wiring region 54.例文帳に追加

さらに、配線領域５４における配線層５０は、絶縁樹脂層４０に部分的に埋め込まれており、配線領域５４における配線層５０の側面の少なくとも一部に絶縁樹脂層４０と保護層７０との境界が位置している。 - 特許庁

The third wiring layer includes a fifth wiring 17a located in the upper part of the first element region 1a, and a sixth wiring 17b located in the upper part of the second element region 1b and electrically connected to the third wiring 11b via the conductive pattern 14b for connection.例文帳に追加

第３配線層は、第１素子領域１ａの上方に位置する第５配線１７ａと、第２素子領域１ｂの上方に位置していて接続用導電パターン１４ｂを介して第３配線１１ｂに電気的に接続する第６配線１７ｂを具備する。 - 特許庁

The semiconductor device 10 including analog/digital circuits in a mixed way has an analog circuit wiring 1 in an analog circuit region provided on a semiconductor substrate, a digital circuit wiring 2 in a digital circuit region, a signal wiring 3 for connecting the analog circuit wiring 1 with the digital circuit wiring 2, and a shield wiring 4 surrounding the digital circuit wiring 2 and for shading high-frequency noises.例文帳に追加

本発明のアナログ／デジタル混在の半導体装置１０は、半導体基板上に設けられたアナログ回路領域におけるアナログ回路配線１、デジタル回路領域におけるデジタル回路配線２、アナログ回路配線１とデジタル回路配線２を接続する信号配線３、及びデジタル回路配線２を囲い高周波ノイズを遮蔽するシールド配線４を備える。 - 特許庁

The inter-wiring separation region 13A is so formed that the end edge thereof lies beyond the adhesion region 10A to reach the terminal region 10B but not to reach the end edge of the terminal region 10B.例文帳に追加

配線間分離領域１３Ａは、その端縁が、貼合領域１０Ａを超えて端子領域１０Ｂに達し、かつ、当該端子領域１０Ｂにおける端縁までは達しないように形成されている。 - 特許庁

To eliminate a pattern dependence by suppressing a leakage current of an interface between an element region and an element isolation region by completely flattening a step between the element region and the element isolation region at a gate wiring forming time.例文帳に追加

ゲート配線形成時の素子領域と素子分離領域の段差を完全に平坦化して素子領域と素子分離領域界面のリーク電流を抑え、そのパターン依存性を無くす。 - 特許庁

In this wiring structure of a semiconductor device, a silicon film 15 for drain wiring is formed over the upper part of a drain region 25 of a p-type MOSFET forming region 1a to the upper part of a drain region (not shown) of n-type MOSFET forming region 2a.例文帳に追加

本発明の半導体装置の配線構造では、ｐ型ＭＯＳＦＥＴ形成領域１ａのドレイン領域２５の上から、ｎ型ＭＯＳＦＥＴ形成領域２ａのドレイン領域（図示せず）の上に亘って、ドレイン配線用シリコン膜１５が形成されている。 - 特許庁

A first contact part 50 electrically connecting the common wiring wires 30, 32, 34 and the wiring wires 44, 46, 48 is positioned in a first end region 18 distinguished from a region on a pixel region 12 side with a first straight line L_1 passing the outside of the pixel region 12.例文帳に追加

配線４４，４６，４８と共通配線３０，３２，３４を電気的に接続する第１のコンタクト部５０は、画素領域１２の外側を通る第１の直線Ｌ_１によって画素領域１２側の領域から区別された第１の端部領域１８に位置する。 - 特許庁

At this point, the inner non-wiring region 6 is formed in the macro cell 2, so that the metal wirings 10 of a fourth and a fifth layer can be made to cross over the inner non-wiring region 6.例文帳に追加

この時、マクロセル部２には、内部非配線領域６を形成しているため、４層目及び５層目の金属配線１０は、内部非配線領域６の上を交差させることができる。 - 特許庁

The light emitted from the light emitting diode 4 so scatters and so proceeds downward through the region 1a having no formed wiring pattern which is a light guiding region as to reach the bottom surface of the wiring substrate 1.例文帳に追加

発光ダイオード４から出射された光は、散乱して導光領域としての配線パターン非形成領域１ａを通って下方に進み、配線基板１の下面に到達する。 - 特許庁

The upper electrode pattern and the lower electrode pattern are arranged in an input region, and the upper wiring patterns and the lower wiring patterns are arranged in a non-input region 12.例文帳に追加

上部電極パターン及び前記下部電極パターンは入力領域に配置され、前記上部配線パターン及び前記下部配線パターンは非入力領域１２に配置されている。 - 特許庁

Each first region 20 includes: a support part 26 where one of the wiring lines 24 is mounted; and the exposed part 28 exposed from the wiring line 24 between the support part 26 and the second region 22.例文帳に追加

それぞれの第１の領域２０は、いずれかの配線２４が載る支持部２６と、支持部２６及び第２の領域２２の間で配線２４から露出する露出部２８と、を含む。 - 特許庁

The protective film 5 is made thinner in a first region wherein wiring patterns are relatively sparsely disposed than in a second region wherein wiring patterns are densely disposed.例文帳に追加

配線パターンが相対的に疎な第１領域と密な第２領域のうち、第１領域に位置する保護膜５の部分の厚みが第２領域に位置する部分の厚みよりも薄くされる。 - 特許庁

The thickness of the wiring pattern 7 in a mounting region connected with a semiconductor device 2 is thinner than that of the wiring pattern 7 in a non-mounting region.例文帳に追加

上記配線パターン７は、半導体素子２と接続するための搭載領域における配線パターン７の厚さが、非搭載領域における配線パターン７の厚さよりも薄くなっている。 - 特許庁

A reticle 1 has a wiring pattern 5 (5a, 5b) to be transferred to within a chip region 4 on a wafer and has a wiring pattern 7 (7a, 7b) to be transferred to the inside of a scribe region 6.例文帳に追加

レチクル１には、ウェハ上のチップ領域４内に転写する配線パターン５（５ａ，５ｂ）と、スクライブ領域６内に転写する配線パターン７（７ａ，７ｂ）とが形成されている。 - 特許庁

A wiring layer is not provided in a region under the test probe area TPA under the electrode pad 1, and the wiring layer is provided in a region other than the test probe area TPA.例文帳に追加

電極パッド１の直下では、テストプローブエリアＴＰＡの直下領域には配線層が配設されておらず、テストプローブエリアＴＰＡ以外の領域に配線層が形成される。 - 特許庁

A pattern of a lower wiring layer Ma in a monitor mark formation region includes a part having the same pattern width and pattern pitch as a pattern of a lower wiring layer Ma of a function element formation region.例文帳に追加

モニター用マーク形成領域の下層配線層Ｍａのパターンは、機能素子形成領域の下層配線層Ｍａのパターンと同じパターン幅およびパターンピッチを有する部分を含む。 - 特許庁

A semiconductor integrated circuit device has a basic buffer circuit 14 and a transistor resistance region 13 fitted in an approximately rectangular region using a GND wiring 11 and a part of a VDD wiring 12 as two sides respectively.例文帳に追加

ＧＮＤ配線１１とＶＤＤ配線１２の一部を２辺とする略矩形の領域にそれぞれ設けられた基本バッファ回路１４と、トランジスタ抵抗領域１３とを備える。 - 特許庁

To provide a layout method for a semiconductor integrated circuit, by which the degree of wiring congestion is relaxed by wiring between logic cells using a wiring region that is created by inserting a dummy cell for wiring to secure a wiring channel in a netlist and then arranging the dummy cell for wiring.例文帳に追加

ネットリストに配線チャネルを確保するための配線用ダミーセルを挿入し、配線用ダミーセルを配置して生成された配線領域を用いて論理セル間の配線を実行することにより、配線混雑度が緩和された半導体集積回路のレイアウト方法を提供する。 - 特許庁

In a fifth wiring layer M5, located immediately below the uppermost wiring layer MH among the plurality of wiring layers, a conductor pattern (a fifth wiring 5F, a terminal wiring and a plug 6C) is not formed immediately below the probe contacting region PA of a bonding pad PD for the uppermost wiring layer MH.例文帳に追加

この複数の配線層のうちの最上の配線層ＭＨの直下の第５配線層Ｍ５において、最上の配線層ＭＨのボンディングパッドＰＤのプローブ接触領域ＰＡの直下には、導体パターン（第５配線５Ｆ、ダミー配線およびプラグ６Ｃ）を形成しない。 - 特許庁

A writing wiring pattern W1 is divided into two wiring parts W1a and W1b separated from each other in a predetermined region.例文帳に追加

書込用配線パターンＷ１は、所定の領域において互いに離間した２本の配線部Ｗ１ａ，Ｗ１ｂに分離している。 - 特許庁

The printed wiring board includes a plurality of through-holes penetrating at least a part of the thickness of the printed wiring board in the region having the large conductor width.例文帳に追加

そして、導体幅の大きな領域内に、プリント配線板の厚さの少なくとも一部を貫通する複数のスルーホールを有する。 - 特許庁