「wiring region」に関連した英語例文の一覧と使い方(43ページ目) - Weblio英語例文検索

When a voltage is applied between the P-type impurity regions 15b and 15b via metal wiring 9 and 9, two P-N junctions formed on the junction surface between the N-type impurity region 15a and the P-type impurity regions 15b and 15b are formed opposed in the backward and forward directions, and a resistor is composed by either P-N junction.例文帳に追加

メタル配線９，９を介してＰ型不純物領域１５ｂ，１５ｂ間に電圧を印加すると、Ｎ型不純物領域１５ａとＰ型不純物領域１５ｂ，１５ｂの接合面に形成される２つのＰＮ接合が逆方向と順方向で対向して形成され、いずれかのＰＮ接合によって抵抗が構成される。 - 特許庁

A semiconductor device 10 has a trench 12 which is formed in a surface part of a silicon substrate 11 and has an isolation oxide film 13 inside, a plurality of element formation regions 10A wherein a surface of the silicon substrate 11 is divided by the trench 12, and a gate wiring 15 which extends on the trench 12 and the element formation region 10A.例文帳に追加

半導体装置１０は、シリコン基板１１の表面部分に形成され内部に素子分離酸化膜１３を有するトレンチ１２と、トレンチ１２によってシリコン基板１１の表面部分が区画された複数の素子形成領域１０Ａと、トレンチ１２及び素子形成領域１０Ａ上に延びるゲート配線１５とを有する。 - 特許庁

A second electrode 26 is constituted by a conductive material of which work function is smaller than the first electrode, has a bottom to contact the upper surface of a relay wiring 67, and comprises a cylindrical region projecting vertically upward so as to penetrate a first interlayer insulation film 21, the first electrode (bit line BL), and a second interlayer insulation film 22.例文帳に追加

第２電極２６は第１電極よりも仕事関数が小さい導電性材料で構成されており、中継配線６７の上面に接触する底面を有し、第１層間絶縁膜２１、第１電極（ビット線ＢＬ）、及び第２層間絶縁膜２２を貫通して鉛直上方に突出してなる筒形状を示す領域を備える。 - 特許庁

To obtain a highly reliable DRAM hybrid semiconductor device in which a good metal silicide layer capable of suppressing junction leak and channel leak of a transistor is formed on a lightly doped diffusion layer of the source-drain region at a DRAM part, and wiring resistance and contact resistance are reduced by increasing the area of the metal silicide layer.例文帳に追加

ＤＲＡＭ部において、接合リークおよびトランジスタのチャネルリークを抑制できる、良好な金属シリサイド層をソース・ドレイン領域の低濃度拡散層上に形成すると共に、この金属シリサイド層の面積を増大させて、配線抵抗の低減およびコンタクト抵抗の低減を図り、高速で信頼性の高いＤＲＡＭ混載半導体装置を得る。 - 特許庁

Thin film resistors 3, connecting pads 4, wiring 10 including underlying metal layers 9, pillar-shaped electrodes 11, and solder balls 13 are collectively formed in a region where a plurality of network electronic components are formed on the silicon substrate 1 in a wafer state, and then the plurality of network electronic components are obtained by dividing along dicing streets 23.例文帳に追加

ウエハ状態のシリコン基板１上の複数のネットワーク電子部品形成領域に対して、薄膜抵抗体３、接続パッド４、下地金属層９を含む配線１０、柱状電極１１および半田ボール１３の形成を一括して行ない、その後にダイシングストリート２３に沿って分断して複数個のネットワーク電子部品を得る。 - 特許庁

A ReRAM according to the present embodiment includes: a memory part formed of a three-dimensional structure in which a plurality of memory structures are laminated; and a wiring region, for example, formed in a structure in which the coating type SiO_2 film, which fills in a wide space around an element, is segmented into small ones by a SiN film.例文帳に追加

上記課題を解決するために、例えば、本実施形態のＲｅＲＡＭは、メモリ部において、メモリ構造を複数積層してなる三次元構造が形成され、例えば、配線領域において、素子の周辺部の広い空間を充填している塗布型ＳｉＯ_２膜がＳｉＮ膜によって細かく分断されてなる構造に形成されている。 - 特許庁

The semiconductor device further includes the individual wiring layers 106 of the thin films formed on a region from above the LEDs 105 of the LED epitaxial film 104 to the terminal regions 107a of the Si substrate 101, via the surface of the LED epitaxial film 104 to electrically connect the LEDs 105 to the terminal regions 107a of the Si substrate 101.例文帳に追加

半導体装置はさらに、ＬＥＤエピタキシャルフィルム１０４のＬＥＤ１０５上からＬＥＤエピタキシャルフィルム１０４の表面を経てＳｉ基板１０１の端子領域１０７ａに至る領域に形成され、ＬＥＤ１０５とＳｉ基板１０１の端子領域１０７ａとを電気的に接続する薄膜の個別配線層１０６を有する。 - 特許庁

The output conductors of a region where the heat conducted from the circuit element 50 in the wiring material 4 is difficult to emit among many output conductive wires 62 are made to serve as output conductive wire 62a for thermal conduction control each with a part of a line width thinner than that of other output conductive wire in a domain where the output conductive wires do not overlap with the electric load.例文帳に追加

そして、多数の出力導線６２のうち、配線材４において回路素子５０から伝わる熱が放出されにくい領域の出力導線を、出力導線が電気的負荷と重ならない領域で、他の出力導線よりも細い線幅の部分を有する熱伝導抑制用の出力導線６２ａとした。 - 特許庁

To provide a composite cable, a motor control device equipped with the cable, and a robot capable of reducing the wiring region of the cable and of realizing size reduction of a system, by combining an electric power line cable for flow of a large current and a cable for signal transfer, without having to individually install the electric power line cable and a sensor signal line cable.例文帳に追加

電力線ケーブルとセンサ信号線ケーブルを個別に設置することなく、大電流を流すための電力線ケーブルと信号伝送用のケーブルを組合せることで、ケーブルの配線領域を削減してシステムの小形化を実現することが可能な複合ケーブルおよびそれを備えたモータ制御装置並びにロボットを提供する。 - 特許庁

The silicon mold 18 having a flow property is supplied to the front surface of the substrate overhanging part 2c and thereafter, the substrates 2a and 2b are inclined at an angle θ, by which the silicon mold 18 is fluidized toward the region bended with a pair of the substrates 2a and 2b and all of the wiring 15 on the substrate overhanging part 2c are coated with a uniformly thin thickness.例文帳に追加

基板張出し部２ｃの表面に流動性を有するシリコンモールド１８を供給し、その後、基板２ａ及び２ｂを角度θで傾斜させることにより、一対の基板２ａ，２ｂが貼り合わされている領域へ向けてシリコンモールド１８を流動させて、基板張出し部２ｃ上の配線１５の全てを均一な薄い厚さで被覆する。 - 特許庁

A semiconductor element 8 is die-attached to a die pad 12, a bonding pad 20 is connected with a wiring pattern 5 on a substrate with a wire 7, a through-hole 11 is made with the die pad 12, and the die pad 12 is coupled thermally with a heat dissipation plane 3, being sandwiched by interior substrates 2 and a heat dissipation region 4 on the rear surface of the substrate.例文帳に追加

半導体素子８がダイパッド１２にダイアタッチされており、ワイヤー７によってボンディングパッド２０と基板上の配線パターン５とを結線し、ダイパッド１２中にスルーホール１１を形成し、内装基板２によって挟まれている放熱プレーン３および基板裏面の放熱領域４とダイパッド１２とが熱的に接続されている構造とした。 - 特許庁

The wiring board has the flexible insulating base material 1, a plurality of conductor wires 2 aligned and provided on the insulating base material, an insulating protective resin layer 7 which is formed covering a region of the conductor wires except an end used for electric connection, and the feed hole 5 for conveyance which is formed along both edges of the insulating base material in a conveyance direction.例文帳に追加

可撓性の絶縁性基材１と、絶縁性基材上に整列して設けられた複数本の導体配線２と、電気的接続に用いられる端部を除く導体配線の領域を被覆して形成された絶縁性保護樹脂層７と、絶縁性基材の搬送方向に対する両側縁に沿って形成された搬送用送り穴５とを備える。 - 特許庁

A pad 2 is installed at a prescribed position on a wiring 4 formed on one main face of a semiconductor chip 1 through a second insulating film 5 and region between the wring 4 and the pad 2 is reinforced.例文帳に追加

半導体チップ１の一主面に形成された配線４上に、第２の絶縁膜５を介してパッド２が所定の位置に設置され、配線４とパッド２との間の領域が強化されてなることを特徴とすることにより、パッド２とパッケージの外部引出し用端子との接続時における第２の絶縁膜５での破断・亀裂の発生を抑えることができる。 - 特許庁

The semiconductor device has: a semiconductor substrate having a semiconductor component on the surface; an interlayer dielectric including a wiring structure formed on the semiconductor substrate; a metal ring formed within the interlayer dielectric; and an air gap formed in a region on one side of the metal ring within the interlayer dielectric.例文帳に追加

本発明の実施の形態による半導体装置は、表面に半導体素子を有する半導体基板と、前記半導体基板上に形成された配線構造を含む層間絶縁膜と、前記層間絶縁膜内に形成されたメタルリングと、前記層間絶縁膜の前記メタルリングの片側の領域に形成されたエアギャップと、を有する。 - 特許庁

By providing a level difference not less than a fixed size in the direction perpendicular to the mounting surface between a plurality of die pads 2a and 2b, the semiconductor chips 3a, 3b and a circuit board 3c can be overlapped and mounted so that the mounting region for the semiconductor chips and the circuit board 3c can be reduced and the flexibility of wiring can be improved.例文帳に追加

複数のダイパッド２ａ、２ｂに搭載面の垂直方向に一定以上の段差を設けることにより、半導体チップ３ａ、３ｂや回路基板３ｃをオーバーラップさせて搭載することができるため、半導体チップや回路基板３ｃの搭載領域を縮小することができると共に配線の自由度を向上させることができる。 - 特許庁

To achieve stable operation without stepping out even in a low-speed rotation region even when a setting error (R-R^*) occurs between a resistance value R obtained by adding a winding resistance value of a motor and a wiring resistance value between an inverter (power converter) and the motor, and R^* set in a control system (vector operation, axis error estimation).例文帳に追加

本発明は、モータの巻線抵抗値と、インバータ（電力変換器）とモータとの配線抵抗値とを加算した抵抗値Ｒと、制御系（ベクトル演算，軸誤差推定）に設定するＲ^*との間に、設定誤差（Ｒ−Ｒ^*）が生じている場合でも、低速回転域においても、脱調せずに安定な運転を実現することが課題である。 - 特許庁

Semiconductor device includes a field effect transistor having a gate electrode comprised of side wall insulating films on a plurality of active regions, and a wiring formed on an element isolation region by using the same material as the gate electrode where the side wall insulating films are selectively removed and then a silicide layer thicker than that of the gate electrode is formed.例文帳に追加

半導体装置は、複数の活性領域にサイドウォール絶縁膜を備えたゲート電極を持つ電界効果トランジスタを有し、素子分離領域上にゲート電極と同一材料を用いて形成された配線を有し、素子分離領域上ではサイドウォール絶縁膜が選択的に除去され、ゲート電極のシリサイド層より厚いシリサイド層が形成される。 - 特許庁

The right end of a bottom gate line 22 connected to a bottom gate electrode 18 of a photoelectric conversion thin-film transistor 16, for example, is connected to a common line 15 disposed outside the cut line 12 to cope with static electricity through a wiring line 31, a connection pad line 33 in a bottom gate driver mounting region 32, and a lead out line 34.例文帳に追加

そして、例えば、光電変換薄膜トランジスタ１６のボトムゲート電極１８に接続されたボトムゲートライン２２の右端部は、引き回し線３１、ボトムゲートドライバ搭載領域３２内の接続パッド３３および引き出し線３４を介して、カットライン１２の外側に配置された静電気対策用の共通ライン１５に接続されている。 - 特許庁

To provide a low temperature sintered compact having sufficient mechanical strength for a multilayer circuit board, low relative permittivity at a high frequency region, and also low and stable tangent of dielectric loss, capable of manufacturing by firing at a low temperature of 800-1000°C, and multilayering using gold (Au), silver (Ag) or copper (Cu) for wiring conductor.例文帳に追加

多層回路基板として十分な機械的強度を有し、かつ高周波領域における比誘電率が低く、誘電正接も低く安定であるという特性を併せ持ち、金（Ａｕ）や銀（Ａｇ）、銅（Ｃｕ）を配線導体とした多層化が可能となる８００〜１０００℃という低温での焼成によって作製することのできる高周波用の低温焼成焼結体を得る。 - 特許庁

This semiconductor device has: a conductive pad which is a bit line landing pad formed in a non-cell region of a semiconductor substrate; a conductive pattern which is formed on the periphery of the top face of the conductive pad and includes an opening that partially exposes the conductive pad; and a conductive contact which fills the opening and connects the conductive pad to upper wiring.例文帳に追加

前記半導体装置は、半導体基板の非セル領域に形成されたビットラインランディングパッドである導電性パッド、前記導電性パッドの上面の周辺部上に形成され、前記導電性パッドを部分的に露出させる開口を含む導電性パターン、そして前記開口を埋め立て、前記導電性パッドを上部配線と連結する導電性コンタクトを含む。 - 特許庁

To provide a method capable of eliminating the concentration of pad wiring to a particular side for a semiconductor device, such as an IC card required in physical security (antidamper technology), relaxing the concentration of probing to a dicing region such that antidamper property is enhanced, without causing lowering of layout efficiency and reduction of the degree of completion of design, and of restraining increase in the inspection cost.例文帳に追加

ＩＣカードなど物理的なセキュリティ（耐タンパー技術）を要求される半導体装置に対して特定の辺へのパッド配線集中をなくし、レイアウト効率の低下や設計完成度の低下や設計完成度の低下を招く事なく、耐ダンパー性がより高くなる様に、ダイシング領域へのプロービングの集中を緩和し、検査コストの増大を抑制できる方法を提供する。 - 特許庁

A liquid crystal panel substrate includes a connecting plug 15 connecting a wiring film 10 composed of a first metal layer under a second interlayer insulation film 11 under a shading film 12 composed of a second metal layer and a pixel electrode composed of a third metal layer on a third interlayer insulation film 13 on the shading film through an opening provided in the shading film 12, in a pixel region.例文帳に追加

液晶パネル用基板は、画素領域において第２のメタル層からなる遮光膜１２に開けた開口部１２ａを通して遮光膜下の第２の層間絶縁膜１１を挟んで第１のメタル層からなる配線膜１０と遮光膜上の第３の層間絶縁膜１３を挟んで第３のメタル層からなる画素電極とを導電接続する接続プラグ１５を備えている。 - 特許庁

To provide a photosensitive resin composition which is cured by irradiation with an active energy line such as UV to impart excellent properties of a cured body such as water resistance, in which an unexposed region can be washed away with water or an aqueous alkali solution, and which is useful particularly as a solder resist or marking ink for a printed wiring board.例文帳に追加

紫外線などの活性エネルギー線の照射により硬化し、かつ未露光部が水またはアルカリ水溶液で洗浄が可能であって、紫外線などの活性エネルギー線の照射により硬化し、耐水性などの優れた硬化物特性を与える感光性樹脂組成物、特に印刷配線板用のソルダーレジストあるいはマーキングインキとして有用な感光性樹脂組成物を提供する。 - 特許庁

The integrated circuit device comprises a digital power supply regulation circuit 30, an analog power supply regulation circuit 32, a control logic circuit 110, an analog circuit 120, and a power supply wiring region PWRG connected with a digital power supply line for supplying a digital power supply VDD3 and an analog power supply line for supplying an analog power supply VD45A.例文帳に追加

集積回路装置はデジタル電源調整回路３０、アナログ電源調整回路３２、制御ロジック回路１１０、アナログ回路１２０、電源配線領域ＰＷＲＧを含む、電源配線領域ＰＷＲＧには、デジタル電源ＶＤＤ３を供給するためのデジタル電源線とアナログ電源ＶＤ４５Ａを供給するためのアナログ電源線が配線される。 - 特許庁

A liquid crystal panel substrate includes a connecting plug 15 conductively connecting a wiring film 10 composed of a first metal layer sandwiching a second interlayer insulation film 11 under a shading film through an opening 12a provided in the shading film 12 composed of a second metal layer and a pixel electrode composed of a third metal layer sandwiching a third interlayer insulation film 13 on the shading film, in a pixel region.例文帳に追加

液晶パネル用基板は、画素領域において第２のメタル層からなる遮光膜１２に開けた開口部１２ａを通して遮光膜下の第２の層間絶縁膜１１を挟んで第１のメタル層からなる配線膜１０と遮光膜上の第３の層間絶縁膜１３を挟んで第３のメタル層からなる画素電極とを導電接続する接続プラグ１５を備えている。 - 特許庁

In the manufacturing method of the packaged semiconductor device including a semiconductor; an insulating layer consisting of insulating resin layers (16, 20) laminated on a substrate 10 and re-wiring layers (17, 18, 21, 23) buried in the insulating layer are formed on a semiconductor device forming region SD of the substrate segmented with scribe lines SL, and the substrate 10 is cut on the scribe lines SL.例文帳に追加

半導体を含んでパッケージ化された半導体装置の製造方法であって、スクライブラインＳＬで区分された基板の半導体装置形成領域ＳＤにおいて、基板１０上に積層された絶縁樹脂層（１６，２０）からなる絶縁層と、絶縁層に埋め込まれた再配線層（１７，１８，２１，２３）を形成し、さらに、スクライブラインＳＬにおいて基板１０を切断する。 - 特許庁

A group 12 of needle-type probes severally contacting with a group DIN of input terminal electrodes in a chip region CHIP to be measured is provided on one side of an opening part 11 in a wiring substrate 10 of a probe card while a group 13 of lithography-type probes severally contacting with a group DOUT of output terminal electrodes is provided on the other side.例文帳に追加

プローブカードの配線基板１０における開口部１１の一方辺側には被測定チップ領域ＣＨＩＰの入力端子電極群ＤＩＮにそれぞれ接触させるニードルタイプを有する探針群１２が設けられ、他方辺側には出力端子電極群ＤＯＵＴにそれぞれ接触させるリソグラフィタイプを有する探針群１３が設けられる。 - 特許庁

With the part of a circuit board 1 comprising a low-dielectricity body 5 of different dielectric constant, a wiring width W is widened in the region of low-dielectricity body 5, so that the impedance matching at the joint point between a semiconductor chip 6 and the circuit board 1 is easily performed for adjustment of impedance mismatching, resulting in reduced loss due to impedance mismatching.例文帳に追加

回路基板１の一部を誘電率の異なる低誘電体５にて構成し、誘電率の異なる低誘電体５の領域で配線幅Ｗを拡張して変更することにより、半導体チップ６と回路基板１との接合箇所におけるインピーダンス合わせを容易に行い、インピーダンスの不整合を調整して、インピーダンスの不整合による損失を低減する。 - 特許庁

To reduce the signal delay among various cells including the signal delay among macro cells, that between a macro cell and an I/O cell, and that among logic cells by appropriately arranging the macro cell while considering the connection relationship among the macro cells, and that among the macro cells, I/O cell, and logic cell, and at the same time widely securing the arrangement wiring schedule region of the logic cell.例文帳に追加

マクロセル同士の接続関係およびマクロセルとＩＯセルおよびロジックセルとの接続関係を考慮して適切配置にマクロセルを配置するとともに、チップの中央にロジックセルの配置配線予定領域を広く確保することにより、マクロセル間の信号遅延、マクロセルとＩＯセル間の信号遅延、ロジックセル間の信号遅延を含めた種々のセル間の信号遅延の低減を可能にする。 - 特許庁

The semiconductor element comprises a semiconductor substrate, having a source/drain region, a gate electrode formed on the semiconductor substrate, a first IMD formed on the semiconductor substrate and having a first damascine pattern, a first barrier layer formed inside the damascine pattern, a first metal wiring formed on the first barrier layer, and a first metal cap layer formed inside the first damascine pattern.例文帳に追加

本発明による半導体素子は、ソース／ドレーン領域を有する半導体基板、前記半導体基板上に形成されたゲート電極、前記半導体基板上に形成されて，第１ダマシンパターンを有する第１のＩＭＤ、前記ダマシンパターン内に形成される第１バリア層、前記第１バリア層上に形成される第１金属配線、前記第１ダマシンパターン内に形成される第１メタルキャップ層、が含まれる。 - 特許庁

In the step S20, a region obtained by multiplying x directional and y directional prescribed ranges around coordinates having the arranged wiring error by range coefficients is defined as an erasure range, and when no stack via to be erased exists in the first erasure range, the range coefficients are increased so that the erasure range can be updated, and a stack via to be erased in the updated erasure range is discriminated.例文帳に追加

ステップＳ２０では、配置配線のエラーが生じている座標を中心にしたｘ方向及びｙ方向の所定範囲に、範囲係数を乗算した領域を削除範囲とし、当該第１削除範囲に削除すべきスタックビアが存在しない場合は、範囲係数を大きい値に更新することで削除範囲を更新し、更新した削除範囲に削除すべきスタックビアが存在するか否かを判定する。 - 特許庁

The semiconductor element which is mounted on the flexible wiring board electrically connecting electrode wires leading to pixel electrodes formed on a display panel having an image display region with a large number of pixel electrodes aligned thereon, to a circuit board for supplying voltages to be applied to the electrode wires, is directly or indirectly brought into contact with a heat conductive panel holding member for supporting the display panel.例文帳に追加

多数の絵素電極が配列された画像表示領域を有する表示パネルに形成された絵素電極への電極配線と該電極配線に印加する電圧を供給する回路基板との間を電気的に接続するフレキシブル配線基板に実装された半導体素子が、表示パネルを保持する熱伝導性のパネル保持部材に直接的にまたは間接的に接触されている。 - 特許庁

To provide a semi-transmissive liquid crystal display panel, a semi-transmissive liquid crystal display device, and a semi-transmissive liquid crystal display system that can improve visibility by increasing luminance when performing reflection display by a reflection part and can suppress a decrease in color purity when performing transmission display by a transmission part, and also can suppress complexity of a wiring structure and narrowing of a display region.例文帳に追加

反射部における反射表示を行う場合の輝度を高めて視認性を向上させるとともに、透過部における透過表示を行う場合の色純度の低減を抑制することが可能であり、且つ、配線構造の複雑化および表示領域の狭小化を抑制することが可能な半透過型液晶表示パネル、半透過型液晶表示装置および半透過型液晶表示システムを提供する。 - 特許庁

The wiring board 10 loading the semiconductor chip 20 by flip chip connection is provided with a vent 16 where one opening 16a and the other opening 16b are opened inside and outside the loading region of the semiconductor chip 20, and one opening 16a and the other opening 16b are communicated by a communication path 16c installed by making it pass through the board 10.例文帳に追加

フリップチップ接続により半導体チップ２０を搭載する配線基板１０であって、前記半導体チップ２０の搭載領域の内外で一方の開口部１６ａと他方の開口部１６ｂとが各々開口し、前記一方の開口部１６ａと前記他方の開口部１６ｂとが、基板１０の内部を通過して設けられた連通流路１６ｃにより連通する通気孔１６が設けられていることを特徴とする。 - 特許庁

In miniaturization of the supporting leg wiring, the supporting leg 3 can be reduced in height, by etching only a region equivalent to the supporting leg 3 to a BPSG 10 and a TEOS 11, namely, surrounding interlayer insulation films, and thereby reducing the sectional area of the supporting leg 3, thus providing an infrared image pickup device that has miniaturized supporting leg structure, independently of the size rule determined by a mask.例文帳に追加

本発明では、支持脚配線の微細化において、支持脚３の断面積を小さくするため、周囲の層間絶縁膜であるＢＰＳＧ１０及びＴＥＯＳ１１に対し、支持脚３に相当する領域のみをエッチングすることにより、支持脚３を低背化することができ、マスクで決定するサイズ立則にとらわれない微細化された支持脚構造を有する赤外線撮像素子およびその製造方法を提供することを目的とする。 - 特許庁

In the COC type semiconductor mounted body, each of a first and a second electrode pads 1, 9 of a first semiconductor chip 2 and a second semiconductor chip 10 is disposed after being redesigned for re-wiring in the chip region to constitute each contact pad, and electrode formation at the semiconductor mounting process level is enabled corresponding to the electrode arrangement and number to improve the degree of freedom of the electrode formation.例文帳に追加

ＣＯＣ型の半導体実装体は、第１の半導体チップ２、第２の半導体チップ１０の第１，第２の電極パッド１，９は各々チップ領域内において再配線で引き回されて配置され、各コンタクトパッドを構成したものであり、個々の半導体チップの電極配置、数に対応させて半導体実装工程レベルで電極形成が可能になり、電極形成の自由度を向上させることができるものである。 - 特許庁

In the LED mounting substrate 1a in which the LED element 20 is mounted on the printed circuit board 10a applied with a white solder resist 12, pads 13 connected to terminals 23 of the LED element are formed on the printed circuit board and a white resin 30 containing a white pigment is applied on the surface of the printed circuit board so as to cover the wiring region between terminal and the pads.例文帳に追加

白色のソルダーレジスト１２が塗布されたプリント配線板１０ａ上にＬＥＤ素子２０が実装されたＬＥＤ実装基板１ａであって、前記プリント配線板には、ＬＥＤ素子の端子２３と接続されるパッド１３が形成され、前記端子と前記パッドとの配線領域を覆うように前記プリント配線板の表面に白色顔料を含んだ白色樹脂３０が塗布されているＬＥＤ実装基板としている。 - 特許庁

In the device, an AC power source 113 is connected to the ultrasonic wave generator 104 through wiring 112 and an AC voltage is applied to the generator 104 at an appropriate point of time to treat the water 107 to be treated, to irradiate the water 107 with ultrasonic waves and to purify and sterilize the inside of the vessel 8 throughout its whole region, through the irradiated water 107 to be treated.例文帳に追加

被処理水を貯留または通水可能な容器と、該被処理水に超音波を照射可能な超音波発振器からなり水を浄化・殺菌する装置において、被処理水に照射される超音波の放射方向と超音波発振器の分極方向とが略同一になるように配置され、超音波発振器の振動モードが横効果であると共に、前記超音波の放射方向と略平行な面に水が直接付着しない構造とした。 - 特許庁

The semiconductor device which solves the problem has a field effect transistor formed in the surface region of a semiconductor substrate, a trench-type ferrodielectric capacitor formed inside the semiconductor substrate in one source/drain of the field effect type transistor and one electrode thereof is connected to the source/drain, and a wiring which is formed in the semiconductor substrate and is connected to the other electrode of the trench-type ferrodielectric capacitor.例文帳に追加

上記の課題を解決した半導体装置は、半導体基板の表面領域に形成された電界効果型トランジスタと、前記電界効果型トランジスタの一方のソース／ドレイン内の前記半導体基板内に形成され、一方の電極が前記ソース／ドレインに接続されたトレンチ型強誘電体キャパシタと、前記半導体基板中に形成され、前記トレンチ型強誘電体キャパシタの他方の電極に接続された配線とを具備する。 - 特許庁

Thus, it is possible to exclude any interference of the site for holding the instructing member as a user's hand gripping a pen being the instructing member or the user's fingers other than his or her point finger being the instructing member with the coordinate inputting/detecting region 2 at the time of the writing operation to the wiring face d.例文帳に追加

これにより、例えば指示部材であるペンを握った手や指示部材である人差し指以外の指である指示部材を保持する部位の筆記面ｄに対する筆記動作の際における座標入力／検出領域２への干渉を排除することができるので、座標入力／検出領域２を形成する光の一部を誤って遮断してしまう等の不具合の発生率を低減化することができ、誤動作を防止することができる。 - 特許庁

A semiconductor ultraviolet light receiving element comprises a semiconductor layer 3 formed of a group II oxide semiconductor or a group III nitride semiconductor; an ultraviolet-transmitting organic electrode 5 formed on the semiconductor layer 3; an insulating layer formed outside of the organic electrode 5 on the semiconductor layer 3; and a metal electrode 6 for wiring-bonding extending from the organic electrode to the insulating layer and ensuring a bonding region above the insulating layer.例文帳に追加

半導体紫外線受光素子は、ＩＩ族酸化物半導体またはＩＩＩ族窒化物半導体で形成された半導体層３と、半導体層３上に形成された紫外線透過性の有機物電極５と、半導体層３上に、有機物電極５の外側に形成された絶縁層と、有機物電極上から絶縁層上に延在し、絶縁層上方にボンディング領域を確保するワイヤーボンディング用金属電極６とを有する。 - 特許庁

Wirings, an electrode, and a method for forming the same are provided which comprises removing unwanted region of the seed layer and a first metal diffusion-preventing film, and selectively forming a second metal diffusion-preventing film, by the electroless plating method so as to cover the surfaces including the side surfaces of the seed layer, the metal wiring layer and the first metal diffusion-preventing film.例文帳に追加

本発明は、基板上若しくは回路素子上に設けられた第１の金属拡散防止膜上に、シード層の形成に続いて、フォトレジストマスクを用いて選択的に無電解メッキ法、又は電解メッキ法により、金属配線層を形成し、シード層及び第１の金属拡散防止膜の不要領域除去と、シード層及び金属配線層及び第１の金属拡散防止膜の側面を含む表面を覆うように無電解メッキ法による第２の金属拡散防止膜の選択的な形成と、により形成される配線及び電極及び、これらの形成方法である。 - 特許庁