「gate region」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

In a thin film transistor 10 which has a crystallized silicon film 2 with a source-drain region 2a and a channel region 2b formed on a substrate 1, a gate insulation film 3 formed on this crystallized silicon film 2 and a gate electrode 4 formed on the gate insulation film 3, an amorphous layer 5 and a crystalline layer 6 are formed in the gate electrode 4.例文帳に追加

基板１上に形成されたソース・ドレイン領域２ａ及びチャネル領域２ｂを有する結晶化シリコン膜２と、この結晶化シリコン膜２上に形成されたゲート絶縁膜３と、このゲート絶縁膜３上に形成されたゲート電極４とを備える薄膜トランジスタ１０にて、ゲート電極４に非晶質層５及び結晶質層６を設けること。 - 特許庁

A source impurity region 4 and a drain impurity region 5 are separately formed in a semiconductor layer 3 supported on a substrate 1 and a memory transistor constituted by laminating a gate insulating film 7, a floating gate FG, a inter-gate insulating film 8, and a control gate CG upon another, is provided on the semiconductor layer 3 between the impurity areas 4 and 5.例文帳に追加

基板１に支持された半導体層３内にソース不純物領域４およびドレイン不純物領域５が互いに離間して形成され、両不純物領域４，５に挟まれた半導体層部分の上に、ゲート絶縁膜７、浮遊ゲートＦＧ、ゲート間絶縁膜８および制御ゲートＣＧが積層されたメモリトランジスタを有する。 - 特許庁

In driving the liquid crystal display device, a gate select time Th2 in the low temperature region of ambient temperature is set to be longer than the gate select time Th in the normal temperature region thereof (for example, twice as long), and a charging time to a pixel electrode is satisfactorily secured.例文帳に追加

液晶表示装置の駆動において、周囲温度が低温域におけるゲート選択時間Th2を常温域のゲート選択時間Thより長く（例えば２倍に）設定し、画素電極への充電時間を十分に確保する。 - 特許庁

An n-type source 11s is formed in the well region 23 for p-type channel next to the gate electrode 11g, and an n-type drain 11d is formed in the n-type medium-concentration drain region 24 provided with a space from the gate electrode 11g.例文帳に追加

Ｐ型チャネル用ウエル領域２３にゲート電極１１ｇに隣接してＮ型ソース１１ｓが形成され、Ｎ型中濃度ドレイン領域２４にゲート電極１１ｇとは間隔をもってＮ型ドレイン１１ｄが形成されている。 - 特許庁

The gate impurity region 6 (impurity region 2) has such a concentration profile as not varying the gate capacity (effective impurity concentration of channel and channel resistance) for a conventional FET having an impurity concentration optimized by a constant value.例文帳に追加

また、ゲート不純物領域６（不純物領域２）は、不純物濃度を一定値で最適化した従来のＦＥＴに対し、ゲート容量値（チャネルの実効不純物濃度およびチャネル抵抗）を変化させない濃度プロファイルを有する。 - 特許庁

A first MIS transistor formed in the first region (PMOS) in an n-type semiconductor region (101) comprises a first gate insulating film (103), a first gate electrode (104), first extension diffusion layers (106), and a first fluorine diffusion layer (108).例文帳に追加

ｎ型半導体領域(101)における第１の領域(PMOS)に形成された第１のＭＩＳ型トランジスタは、第１のゲート絶縁膜(103)と、第１のゲート電極(104)と、第１のエクステンション拡散層(106)と、第１のフッ素拡散層(108)とを備える。 - 特許庁

For example, a parasitic capacitance Cp and the external capacitor element are formed at a part where a gate electrode overlaps with a drain impurity region, and the external capacitor element is formed at a part where the gate electrode overlaps with the impurity region for forming the word line RWL.例文帳に追加

たとえば、寄生容量Ｃｐをゲート電極がドレイン不純物領域と重なる部分に、外部容量素子をゲート電極が読み出しワード線ＲＷＬをなす不純物領域と重なる部分に形成する。 - 特許庁

Then the 1st gate oxide film 106 on the 1st internal MOSFET active region is removed, and then a 2nd gate oxide film 108 which is relatively and secondly thick is formed on the 1st internal MOSFET active region.例文帳に追加

その後、第１の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１０６を除去した後、第１の内部ＭＯＳＦＥＴ活性領域上に、相対的に２番目に厚い第２のゲート酸化膜１０８を形成する。 - 特許庁

A gate width WD of drive transistors Q3, Q4, expressed by the width W11a of a drive transistor formation region 11a, is larger than a gate width WT of transfer transistors Q1, Q2 expressed by a width W11b of a transfer transistor formation region 11b.例文帳に追加

駆動トランジスタ形成領域１１ａの幅Ｗ_11aで表される駆動トランジスタＱ_3、Ｑ_4のゲート幅Ｗ_Dは、転送トランジスタ形成領域１１ｂの幅Ｗ_11bで表される転送トランジスタＱ_1、Ｑ_2のゲート幅Ｗ_Tよりも大きい。 - 特許庁

A p^+ type gate region 4 is directly formed on the surface of an n^- type channel layer 2 so that a part away from the n^- type channel layer 2 becomes wide compared to a part contacting the n^- type channel layer 2 out of the p^+ type gate region 4.例文帳に追加

ｎ^-型チャネル層２の表面に直接ｐ^+型ゲート領域４を形成し、ｐ^+型ゲート領域４のうちｎ^-型チャネル層２と接する部分と比較して、ｎ^-型チャネル層２から離れた部分が幅広となるようにする。 - 特許庁

Thus, since a film thickness of the gate insulting film 4 located in the source region 3 and the well region 10 of high concentration impurities is formed thick, enhancing characteristics of increasing an dielectric breakdown voltage of the gate insulating film is realized.例文帳に追加

これにより、高濃度不純物のソース領域３およびウェル領域１０に位置するゲート絶縁膜４の膜厚を厚く形成されるので、ゲート絶縁膜の絶縁耐圧を高めるなど特性向上を図ることができる。 - 特許庁

The effective oxide film thickness of a gate insulating film 15 at the upper part of the channel region 12 without the charge storage layer is made thinner than the effective oxide film thickness of the gate insulating films 19 and 20, in a region with the charge storage layers 18a and 18b.例文帳に追加

電荷蓄積層のないチャネル領域１２上部のゲート絶縁膜１５の実効的酸化膜厚を電荷蓄積層１８ａ、１８ｂの持つ領域のゲート絶縁膜１９、２０の実効的酸化膜厚より薄くする。 - 特許庁

In a gate electrode 12 and an upper portion of a source drain region 15 of an NMOS transistor, and a gate electrode 22 and a source drain region 25 of a PMOS transistor, Ni silicide films 12s, 15s, 22s and 25s are formed by self-alignment, respectively.例文帳に追加

ＮＭＯＳトランジスタのゲート電極１２並びにソース・ドレイン領域１５の上部、およびＰＭＯＳトランジスタのゲート電極２２並びにソース・ドレイン領域２５には、それぞれＮｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓが自己整合的に形成されている。 - 特許庁

The gate electrodes G, GP of respective transistors in a memory cell region and a peripheral circuit region are constituted by successively laminating a gate insulating film 4, a polycrystal silicon film 5, an inter-electrode insulating film 6, and a polycrystal silicon film 7 on a silicon substrate 1.例文帳に追加

メモリセル領域および周辺回路領域の各トランジスタのゲート電極Ｇ、ＧＰは、シリコン基板１に、ゲート絶縁膜４、多結晶シリコン膜５、電極間絶縁膜６、多結晶シリコン膜７を順次積層して構成される。 - 特許庁

Impurity concentration in a region of a surface nearby region in the semiconductor substrate (1) and in which the second insulating film (6) is directly brought into contact with the semiconductor substrate (1) is substantially equal in a gate widthwise direction of the gate electrode (7).例文帳に追加

半導体基板(1)における表面近傍領域であって且つ第２の絶縁膜(6)と半導体基板(1)とが直接接している領域における不純物濃度は、ゲート電極(7)のゲート幅方向において、実質的に同等である。 - 特許庁

With this constitution, an offset region and an LDD region can be easily formed by utilizing double gate film process that utilizes the upper gate film, which serves as an auxiliary film, and an undercut shape that is the characteristic of isotropic etching.例文帳に追加

かかる構成により，オフセット領域やＬＤＤ領域を，補助膜的に機能する上部ゲート膜を利用した二重ゲート膜工程と等方性エッチングの特質であるアンダーカットの形状を利用して簡便に形成できる。 - 特許庁

The first channel length LC1 of a channel region CH corresponding to the first gate electrode 14N is thereby shorter than a second channel length LC2 of a channel region CH corresponding to the second gate electrode 14W.例文帳に追加

したがって、第１のゲート電極部分１４Ｎに対応したチャネル領域ＣＨの第１のチャネル長ＬＣ１は、第２のゲート電極部分１４Ｗに対応したチャネル領域ＣＨの第２のチャネル長ＬＣ２より短くなっている。 - 特許庁

Since the gate wiring 14 is arranged on the first insulating film 9 and the second insulating film 10 in a region between gate electrodes 1, the capacity of the region is reduced by a large amount.例文帳に追加

これにより、ゲート電極１とゲート電極１の間の領域では第１の絶縁膜９及び第２の絶縁膜１０の上にゲート配線１４が配置されるため、この部分の容量が著しく低減できることである。 - 特許庁

In an active region 10a, a portion constituting the second bottom 16b_2 of the gate trench constitutes a sidewall channel region 10d and has a thin-film SOI structure pinched between a gate electrode 18 and the STI 14.例文帳に追加

そして、活性領域１０ａのうち、ゲートトレンチの第２の底部１６ｂ_２を構成する部分は、側壁チャネル領域１０ｄを構成し、ゲート電極１８とＳＴＩ１４との間に挟まれた薄膜ＳＯＩ構造を有している。 - 特許庁

A gate electrode 250 of submicron order depending on the width of the slit ST is formed by utilizing the slit ST (refer to Fig. 3(c)), and then a source region and a drain region are formed oppositely while holding the gate electrode 250 between.例文帳に追加

このスリットＳＴを利用することで、スリットＳＴの幅に応じたサブミクロンオーダのゲート電極２５０を形成し（図３（ｃ）参照）、その後、ゲート電極２５０を挟んで対向配置されたソース領域及びドレイン領域を形成する。 - 特許庁

In the etching of this polysilicon layer, moreover, the first part of the gate interconnect region is formed in the trench part of the termination area, and the second part of the gate interconnect region is formed outside the trench in the termination area.例文帳に追加

このポリシリコン層のエッチングは、また、前記ゲートインターコネクト領域の第一部分を前記ターミネーションエリアの前記トレンチ部分に形成し、ゲートインターコネクト領域の第二部分を前記ターミネーションエリアにおける前記トレンチの外側に形成する。 - 特許庁

An aperture 1a is formed through the emitter region 4, base region 2 and carrier accumulation layer 3 and a gate electrode 8 is formed on the internal wall surface of the aperture 1a via a gate insulating film 7.例文帳に追加

エミッタ領域４、ベース領域２およびキャリア蓄積層３を貫通するように開口部１ａが形成され、その開口部１ａの内壁面上にゲート絶縁膜７を介在させてゲート電極８が形成されている。 - 特許庁

The charge density of impurities in a semiconductor region 10b located under the memory gate electrode MG and the insulating film 21 is lower than the charge density of impurities in a semiconductor region 10a located under the selection gate electrode SG and the insulating film 17.例文帳に追加

メモリゲート電極ＭＧおよび絶縁膜２１の下に位置する半導体領域１０ｂは、選択ゲート電極ＳＧおよび絶縁膜１７の下に位置する半導体領域１０ａよりも、不純物の電荷密度が低い。 - 特許庁

A stacked film of a first insulating film and a second insulating film is formed between an island-shaped semiconductor region and a floating gate electrode of the nonvolatile memory element and between an island-shaped semiconductor region and a gate electrode of the transistor.例文帳に追加

不揮発性メモリ素子の島状半導体領域とフローティングゲート電極間、および、トランジスタの島状半導体領域とゲート電極間には、第１の絶縁膜と第２の絶縁膜の積層膜が形成されている。 - 特許庁

The p channel MIS transistor 12 includes a second gate electrode 14B, a p-type source-drain region 16f, and a second plasma reaction film 18 that covers the upper surface of the p-type source-drain region 16f and the second gate electrode 14B.例文帳に追加

ｐチャネルＭＩＳトランジスタ１２は、第２のゲート電極１４Ｂと、ｐ型ソースドレイン領域１６ｆと、第２のゲート電極１４Ｂ及びｐ型ソースドレイン領域１６ｆの上面を覆う第２のプラズマ反応膜１８とを有している。 - 特許庁

Then, a fluorine-injected layer 25 is formed at both the ends of the gate insulating film 22, and at the surface section of the p-type extension region 24 and the p-type source/drain region 26 located between the gate electrode 23 and the silicide layer 27b.例文帳に追加

そして、ゲート絶縁膜２２の両端部、及び、ゲート電極２３とシリサイド層２７ｂとの間に位置するＰ型エクステンション領域２４とＰ型ソース・ドレイン領域２６の表面部にフッ素注入層２５が形成されている。 - 特許庁

Subsequently, an upper opening 13a as the top formation region of the gate electrode is made in the upper resist film 13, and a lower opening 12a as a leg-part formation region of the gate electrode is made in the lower resist film 12.例文帳に追加

続いて、上層レジスト膜１３にゲート電極の頂部形成領域となる上層開口部１３ａを形成すると共に、下層レジスト膜１２にゲート電極の脚部形成領域となる下層開口部１２ａを形成する。 - 特許庁

An insulating film 5 is formed on a channel formation impurity region 4 formed inside a semiconductor substrate 1, and the insulating film 5 in a gate forming region is subjected to first gate etching up to a halfway point in the insulating film 5 in a thickness direction (thickness of the residual part of the film 5:d1).例文帳に追加

半導体基板１内に形成されたチャネル形成不純物領域４上に絶縁膜５を成膜し、そのゲート形成箇所に対し膜厚途中まで第１のゲートエッチングを行う（残膜厚：ｄ１）。 - 特許庁

This charge holding life evaluation method is carried out through such a manner where a floating gate electrode 6 is arranged between a source region 2 and a drain region 3 on a silicon substrate 1 through the intermediary of a tunnel film 5, and a control gate electrode 8 is provided on the electrode 6 through the intermediary of an insulating film 7.例文帳に追加

シリコン基板１のソース・ドレイン領域２，３間での基板１の上にトンネル膜５を介してフローティングゲート電極６が配置され、電極６の上に絶縁膜７を介してコントロールゲート電極８が延設されている。 - 特許庁

To prevent blooming of the readout gate section of a solid-state image pickup device, in which an impurity region for potential barrier is formed in the deep portion of a photodiode section, by suppressing the influence of thermal diffusion in the impurity region on the adjacent readout gate section.例文帳に追加

フォトダイオード部の深部にポテンシャルバリア用の不純物領域を形成する固体撮像装置において、不純物領域の熱拡散が隣接する読み出しゲート部に及ぶことを抑制し、この部分のブルーミングを防止する。 - 特許庁

To provide a method of manufacturing a non-volatile memory element for preventing the degree of etching in a conductive layer at a lower portion of a gate electrode layer from causing a difference, when etching the gate electrode layer at a memory cell region and a peripheral circuit region.例文帳に追加

メモリセル領域と周辺回路領域のゲート電極層をエッチングする時にゲート電極層の下部の導電層がエッチングされる程度の差を発生させないようにする非揮発性メモリ素子の製造方法を提供する。 - 特許庁

A trench 32 is formed in the source-side surface of a drift region 11, a p-type gate region 13 and a gate electrode 23 are provided at the bottom of the trench 32, and a source electrode 22 is formed to cover the whole surface of a unit element with an insulating film 33 between the two.例文帳に追加

ドリフト領域１１のソース側の面にトレンチ溝３２を形成し、溝３２の底部にｐ型ゲート領域１３とゲート電極２３を設け、絶縁膜３３を介して単位素子全面にソース電極２２を形成する。 - 特許庁

A distance between the metal silicide layer 44a and the gate electrode 21 on at least a part of the silicide wiring region 38 is shorter than the distance between the metal silicide layer 44a and the gate electrode on the transistor region 36.例文帳に追加

シリサイド配線領域３８の少なくとも一部上におけるゲート電極２１と金属シリサイド層４４ａとの距離は、トランジスタ領域３６上におけるゲート電極と金属シリサイド層４４ａとの距離よりも小さい。 - 特許庁

Then the first gate oxide film 106 on the first internal MOSFET active region is removed, and then a second gate oxide film 108 which is relatively the secondly thickest is formed on the first internal MOSFET active region.例文帳に追加

その後、第１の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１０６を除去した後、第１の内部ＭＯＳＦＥＴ活性領域上に、相対的に２番目に厚い第２のゲート酸化膜１０８を形成する。 - 特許庁

A second gate electrode 3a2 is made of such a conductive material as metal silicide, and is so disposed on a first gate electrode 3a1 in a plan view as to cover a low-concentration source region 1b and a low-concentration drain region 1c.例文帳に追加

第２ゲート電極３ａ２は、金属シリサイド等の導電材料を用いて平面的に見て低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを覆うように第１ゲート電極３ａ１上に設けられている。 - 特許庁

Then, after forming a photomask 5 on the substrate 1 so as to coat the control gate electrode 8 and the gate electrode 15, the photomask 5 in a memory array region is removed, and ion for adjusting thresholds is implanted to the substrate 1 of the memory array region.例文帳に追加

次いで、コントロールゲート電極８およびゲート電極１５を覆うように基板１上にフォトマスク５を形成した後、メモリアレイ領域のフォトマスク５を除去し、メモリアレイ領域の基板１にしきい値調整用のイオンを注入する。 - 特許庁

After the first gate oxide film 106 on the second internal MOSFET active region is removed, a third gate oxide film 110, which is relatively thinnest, is formed on the second internal MOSFET active region.例文帳に追加

その後、第２の内部ＭＯＳＦＥＴ活性領域上の第１のゲート酸化膜１０６を除去した後、第２の内部ＭＯＳＦＥＴ活性領域上に、相対的に最も薄い第３のゲート酸化膜１１０を形成する。 - 特許庁

Consequently, a gate electrode made of the nickel silicide film 22 containing p-type impurity is formed in a pMOS region 1, and a gate electrode made of the nickel silicide film 22 containing n-type impurity is formed in an nMOS region 2.例文帳に追加

従って、ｐＭＯＳ領域１には、ｐ型不純物を含有するニッケルシリサイド膜２２からなるゲート電極が形成され、ｎＭＯＳ領域２には、ｎ型不純物を含有するニッケルシリサイド膜２２からなるゲート電極が形成される。 - 特許庁

A prescribed potential difference is produced between the drain region 4 and the source region 3, by which electrons are moved from the control gate electrode 7 to the N-type intergate 9 and furthermore accelerated to be injected into the floating gate electrode 11.例文帳に追加

そして、ドレイン領域４とソース領域３との間に所定の電位差を設けることにより、制御ゲート電極７からインターゲート９へ電子を移動させ、更にこの電子を加速して浮遊ゲート電極１１に注入する。 - 特許庁

The semiconductor device includes a semiconductor board 100 which has a cavity 102; a source region 108, a drain region 108, and the channel region formed above the cavity 102; a gate electrode 106 which is formed on the channel region via a gate insulating film 105; and a stress generating film 112 which has a first portion formed on the upper surface of the cavity 102 and gives the channel region a distortion.例文帳に追加

空洞１０２を有し、空洞の上方にソース領域１０８、ドレイン領域１０８及びチャネル領域を有する半導体基板１００と、チャネル領域上にゲート絶縁膜１０５を介して形成されたゲート電極１０６と、空洞の上面に形成された第１の部分を有し、チャネル領域に歪みを与える応力発生膜１１２とを備える。 - 特許庁

The semiconductor device according to the present invention, which comprises a semiconductor substrate 1 having an active region and an isolation region, a gate electrode 9 formed on the active region via an oxide film 8, and a pair of impurity ranges formed on either side of the gate electrode 9, is characterized in that the surface of the active region has a round shape over the whole and slants downward as an isolation region approaches.例文帳に追加

本発明に係る半導体装置は、活性領域と分離領域とを有する半導体基板１と、活性領域上に酸化膜８を介して形成されたゲート電極９と、ゲート電極９の両側に形成された１組の不純物領域とを備え、活性領域表面が、全体にわたってラウンド形状を有し、分離領域に近づくにつれて下方に傾斜する。 - 特許庁

A perimeter breakdown voltage section 20 includes a perimeter surge relaxation region 21 provided at the perimeter of a cell section 10, a perimeter well region 22 provided at the perimeter of the region 21, and dummy trench structures 45 to 47 that each include a dummy gate electrode 47 and are provided in the region 21 and region 22, respectively, and are the same structures as in a trench gate structure.例文帳に追加

外周耐圧部２０は、セル部１０の外周に設けられた外周サージ緩和領域２１と、外周サージ緩和領域２１の外周に設けられた外周ウェル領域２２と、ダミーゲート電極４７を含んでおり外周サージ緩和領域２１および外周ウェル領域２２にそれぞれ設けられると共に、トレンチゲート構造と同じ構造のダミートレンチ構造４５〜４７とを備えている。 - 特許庁

In the semiconductor device, there is prepared a semiconductor substrate 1 in which a gate electrode 3a is formed on a top face of an element formation region 150 through a gate insulating film 2a, a first source-drain region 5 is formed, and an impurity region 5p is formed having the same impurity concentration as the first source-drain region 5 in a front surface of a scribing region 160.例文帳に追加

本発明に係わる半導体装置では、素子形成領域１５０の上面にゲート絶縁膜２ａを介してゲート電極３ａが形成され、また第一のソース・ドレイン領域５が形成され、またスクライブ領域１６０表面内に第一のソース・ドレイン領域５と同等の不純物濃度を有する不純物領域５ｐが形成された、半導体基板１を用意する。 - 特許庁

In this case, the area of the overlapped machining region [C] is set to approximately 33% of the area of the second dry etching region, thus preventing the ground gate insulating film 23 from being punched.例文帳に追加

この時重複加工領域［Ｃ］の面積を２回目のドライエッチング領域の面積の約３３％として、下地のゲート絶縁膜２３が打ち抜かれるのを防止する。 - 特許庁

Thereafter, a silicide protection mask 21 is formed in a portion which becomes a non-silicide region 24 in a formation region of an ESD protection element simultaneously with formation of gate sidewall films 20a, 20b.例文帳に追加

その後、ゲート側壁膜２０ａ，２０ｂの形成と同時に、ＥＳＤ保護素子の形成領域の非シリサイド領域２４となる部位に、シリサイド保護マスク２１を形成する。 - 特許庁