「gate region」に関連した英語例文の一覧と使い方(87ページ目) - Weblio英語例文検索

In an n-channel type MOSFET 1, the front edge of a depletion layer does not reach up to a low-concentration drain diffusion region 5 when potential is applied among gate electrodes 15, and source electrodes 9 and a drain electrode 5 and a semiconductor substrate 1a and the depletion layer is expanded from the junction surfaces of the semiconductor substrate 1a and a well 3.例文帳に追加

ｎチャネル型ＭＯＳＦＥＴ１において、ゲート電極１５、ソース電極９およびドレイン電極５と、半導体基板1ａとの間に電位を印加して、半導体基板1ａとウェル３との接合面から空乏層を拡張させたとき、この空乏層の先端縁が、低濃度ドレイン拡散領域４にまで到達しない。 - 特許庁

The semiconductor device fabrication method is provided with a process for introducing indium (In) into a channel region of a silicon substrate 1 and a subsequent process for forming a gate oxide film 5 on the silicon substrate 1 by implementing heat treatment at a higher temperature (about 1,000°C) than that at which a viscous flow of the silicon oxide film occurs.例文帳に追加

この半導体装置の製造方法は、シリコン基板１のチャネル領域に、インジウム（Ｉｎ）を導入する工程と、その後、シリコン酸化膜の粘性流動が起こる温度以上の温度（約１０００℃）で熱処理することによって、シリコン基板１の主表面上にゲート酸化膜５を形成する工程とを備えている。 - 特許庁

In a high breakdown voltage MOS transistor 101, a peak p1 in concentration distribution in a depthwise direction of p-type impurity in the drain offset region 4, and a peak p2 in concentration distribution in a depthwise direction of n-type impurity having higher concentration than p-type impurity, are positioned in same depth just below the gate electrode 9.例文帳に追加

本発明の高耐圧ＭＯＳトランジスタ１０１は、ゲート電極９の直下では、ドレインオフセット領域４中のＰ型不純物の深さ方向の濃度分布のピークｐ１と、Ｐ型不純物よりも高濃度のＮ型不純物の深さ方向の濃度分布のピークｐ２とを互いに同じ深さ位置にしている。 - 特許庁

To enable a high electron mobility transistor to increase a gate voltage swing range by improving the scattering of a stress caused by a mismatched heterogeneous contact surface lattice, to cause a drain saturation current to produce a phenomenon of step-up increase, and further to generate a working area region of voltage-compliant multiple-stage extrinsic transconductance amplification.例文帳に追加

不均質接面格子ミスマッチによる応力の散乱を改善して、ゲート電圧振幅の範囲を増加し、また、ドレーン飽和電流に、ステップアップ増加する現象を起こさせ、更に、電圧順応性のある多段階外因相互コンダクタンス増幅ワーキング・エリア域の高電子移動度トランジスタを形成することを課題とする。 - 特許庁

The polarization means includes: an electric contact (7) formed on the pad (5); an electric contact (8) formed on the first face or second face of the structure (1); and a gate (3) formed on a second region of the first face, separated from the first face by an insulating layer (4) and composed of a conductive material.例文帳に追加

前記分極手段は、前記パッド(5)上に設けられた電気コンタクト(7)、当該構造(1)の第1面又は第2面上に設けられた電気コンタクト(8)、及び、前記第1面の第2領域上に備えられ、かつ絶縁層(4)によって前記第1面から分離された、伝導性材料からなるゲート(3)、を有する。 - 特許庁

The memory regions 11b-1, 11b-3 are made larger than the memory region 11b-2, an ECC code for enabling higher error detection correcting capability for normal data of page P0, P31 being assembly of cells MC0, MC31 being adjacent to a block gate selection transistor is stored in the memory regions 11b-1, 11b-3.例文帳に追加

メモリ領域１１ｂ-1，１１ｂ-3をメモリ領域１１ｂ-2よりも大きくし、メモリ領域１１ｂ-1，１１ｂ-3には、ブロック選択ゲートトランジスタに隣接するセルＭＣ０，ＭＣ３１の集合であるページＰ０，Ｐ３１の通常データに対し、より高いエラー検出訂正能力を可能にするためのＥＣＣコードを格納させる。 - 特許庁

Fixed data can be stored previously in a non-volatile region by constituting arbitrarily the number of transistors of a floating gate type for one bit by the number of contacts, the memory array can be also used for a mask ROM storing the loader program or the like, then the non-volatile memory array in which the chip area is reduced can be realized.例文帳に追加

１ビットに対するフローティングゲート型トランジスタ数をコンタクト数により任意に構成することによって、あらかじめ不揮発性領域内に固定データを格納することができ、ローダプログラム等を格納したマスクＲＯＭに兼用することができてチップ面積を削減した不揮発性メモリアレイを実現することができる。 - 特許庁

The heat generated in the region A by the gate operation of a complete depletion type SOI transistor is conducted to a contact layer 19, a metal wiring layer M1, a via layer 21, and a metal wiring layer M2, and further conducted to an uppermost metal wiring layer M6 via the heat conduction part 33, and radiated from the upper surface side of an insulating layer 17.例文帳に追加

領域Ａにおいて、完全空乏型ＳＯＩトランジスタのゲート動作により発生した熱は、コンタクト層１９、メタル配線層Ｍ１、ビア層２１、メタル配線層Ｍ２に伝導され、さらに熱伝導部３３を介して最上層のメタル配線層Ｍ６まで伝導され、絶縁層１７の上面側から放熱される。 - 特許庁

A polysilicon layer 105 is formed on a wafer, with which a P well 102 and an N well 103 are formed, and after a gate electrode 105A is formed on the P well 102 with a photoresist pattern 106 as a mask, the LDD region of N-channel MOS is formed by conducting ion implantation, in a state of the photoresist pattern 106 being left.例文帳に追加

Ｐウェル１０２、Ｎウェル１０３の形成された基板上にポリシリコン層１０５を形成し、フォトレジストパターン１０６をマスクとして、Ｐウェル１０２上にゲート電極１０５Ａを形成した後、フォトレジストパターン１０６が残存した状態でイオン注入を行ってＮチャネルＭＯＳのＬＤＤ領域を形成する。 - 特許庁

The H-shaped gate 25A1 has a first portion 24A11 extended along the channel widthwise direction on the field region 30, and two second portions 24A21 and 24A22 formed at both ends of the first portion 24A11 in the channel widthwise direction and extended along the channel lengthwise direction and is formed in an H shape in the top view.例文帳に追加

Ｈ型ゲート２５Ａ１は、フィールド領域３０上にてチャネル幅方向に沿って延びる第１部分２４Ａ１１と、第１部分２４Ａ１１のチャネル幅方向での両端に形成され、チャネル長方向に沿って延びる２つの第２部分２４Ａ２１，２４Ａ２２とを有し、平面視でＨ型に形成される。 - 特許庁

A pixel region, defined with a gate bus line 12 and a drain bus line 14 and arranged on the TFT substrate 2, has a sub-pixel A to which the gray scale voltage for driving the liquid crystal layer 6 is applied, and a sub-pixel B which is formed while being separated from the sub-pixel A and to which the voltage lower than the gray scale voltage is applied.例文帳に追加

ゲートバスライン１２及びドレインバスライン１４により画定されてＴＦＴ基板２上に配置された画素領域は、液晶層６を駆動するための階調電圧が印加される副画素Ａと、副画素Ａと分離して形成されて階調電圧より低い電圧が印加される副画素Ｂとを有している。 - 特許庁

In this manufacturing method, when nitride treatment is performed to a tunnel insulating film 61 of a nonvolatile storage element Qm, in a semiconductor device in which the nonvolatile storage element Qm and a P-channel MISFET Qp are mounted on the same substrate, a forming region of a gate insulating film 63 of the P-channel MISFET Qp is covered in advance with a thick buffer silicon oxide film.例文帳に追加

不揮発性記憶素子Ｑｍ及びpチャネルMISFETＱｐを同一基板上に搭載した半導体装置の製造方法において、不揮発性記憶素子Ｑｍのトンネル絶縁膜６１に窒化処理を施す際に、pチャネルMISFETＱｐのゲート絶縁膜６３の形成領域を厚い膜厚のバッファシリコン酸化膜で被覆しておく。 - 特許庁

In a designing stage for automatic disposition and wiring, a wiring connection region 13 having a plurality of conductive patterns is formed preliminarily (designed and disposed), along the arrangement of connection wires 111, 121 of the gate array IC circuit 11 and the macro cell 12 to collectively guarantee connection between the IC circuit 11 and the macro cell 12.例文帳に追加

そこで、自動配置配線の設計段階において、ゲートアレイ集積回路１１とマクロセル接続端部１２の各接続配線１１１，１２１の配列に沿うように、導電パターンを複数有する配線接続領域１３を予め構成（設計配置）し、両者の接続をまとめて保証する。 - 特許庁

After a resist mask 7 having a hole part 128 in an upper part of a projection part 23 of an island-like Si thin film layer 33 which turns into a source/drain and a channel region, is formed on a polycrystalline Si film 6, implantation of Si ions 10 is carried out and the bonding of atoms of an SiON film constituting a gate insulation film 5 is weakeded.例文帳に追加

ソースドレインおよびチャネル領域となる島状Ｓｉ薄膜層３３の突出部２３の上部に開孔部１２８を有するレジストマスク７を多結晶Ｓｉ膜６上に形成した後、Ｓｉイオン１０注入を行い、ゲート絶縁膜５を構成するＳｉＯＮ膜の原子同士の結合を弱める。 - 特許庁

Accordingly, the pouring of a minority carrier from the p-gate diffusion region 33 into the n-type silicon substrate 31 is suppressed and the mount of remaining carrier is decreased whereby an excessive carrier remaining in the n-type silicon substrate 31 upon commutation reduces a chance to move toward a reverse channel side, thereby permitting the improvement of the commutation characteristics.例文帳に追加

したがって、Ｐゲート拡散領域３３からＮ型シリコン基板３１への少数キャリアの注入が抑制されて残存キャリア量が減少し、Ｎ型シリコン基板３１中に残存している転流時の過剰なキャリアが、逆チャンネル側への移動する機会を減少して転流特性の改善を図ることができる。 - 特許庁

For the logic part of a logic-DRAM mixed LSI, a plurality of contact holes 11a-11c, which reach the n+-type semiconductor layer constituting a source, and a plurality of contact holes 11d-11f, which reach the n+-type semiconductor region constituting a drain, are opened in the insulating layer made on the gate electrode 5 of a MISFET.例文帳に追加

ロジック−ＤＲＡＭ混載ＬＳＩのロジック部は、ＭＩＳＦＥＴのゲート電極５の上層に形成された絶縁層に、ソースを構成するｎ^+型半導体領域に達する複数のコンタクトホール１１ａ〜１１ｃと、ドレインを構成するｎ^+型半導体領域に達する複数のコンタクトホール１１ｄ〜１１ｆとが開孔される。 - 特許庁

This field-effect semiconductor memory 10 is composed of a structure, wherein a semiconductor substrate 11, a source-drain region 12, ferroelectric 13 and dielectric 14 formed in a trench 17, a gate electrode 15 and a source-drain electrode 16 disposed there, and the film thickness of the dielectric 14 is thin at the bottom face of the trench 17 and thick at the side face.例文帳に追加

電界効果型半導体メモリ装置10は、半導体基板11，ソ−ス・ドレイン領域12，溝17に形成された強誘電体13および誘電体14，ゲ−ト電極15，ソ−ス・ドレイン電極16を配置した構造からなり、そして、誘電体14の膜厚が、溝17の底面で薄く、側面で厚くした構造からなる。 - 特許庁

This manufacture is one for forming a CoSi2 film in a gate electrode 26 and source/drain regions 32, 34, and ions are injected to a Si substrate to form impurity layers 32, 34, and next a mask oxide film 30 is removed, and a high concentration As existing region 36 as a silicide reaction hindering layer is exposed to a metal face.例文帳に追加

本方法は、ゲート電極２６及びソース／ドレイン領域３２、３４にＣｏＳｉ_2 膜４０を形成する方法であって、Ｓｉ基板にイオン注入して不純物層３２、３４を形成し、次いでマスク酸化膜３０を除去して、シリサイド反応阻害層となる高濃度Ａs 存在域３６を金属面に露出させる（図３（ｂ））。 - 特許庁

To provide a pixel circuit which can realize a high gradation by reducing the crosstalk generated by a change in a gate voltage of a driving transistor by a leakage current of an off region of a pixel switching element to an unrecognizable extent to offset and compensate the threshold voltage of the driving transistor.例文帳に追加

画素スイッチング素子のオフ領域の漏洩電流によって駆動トランジスタのゲート電圧が変化して発生するクロストークを認識不可能な程度に減少させ、駆動トランジスタの閾値電圧を相殺して補償することによって、高階調を実現できる画素回路及びそれを用いた有機発光表示装置を提供する。 - 特許庁

A gate section 52 detects signals other than the luminance range designated by a luminance range designation section 64 from input video signals, and performs signal processing for suppressing a color component for the detected signal, and preventing the color component from being suppressed for signals in a region of the designated luminance range.例文帳に追加

そして、ゲート部５２で、入力した映像信号から、輝度範囲指定部６４で指定した輝度範囲の領域以外の信号を検出し、その検出した信号について色成分を抑圧させ、指定した輝度範囲の領域の信号については色成分を抑圧させない信号処理を行う。 - 特許庁

A second silicon carbide semiconductor layer 11 having a band gap larger than that of a first silicon carbide semiconductor layer 10 is formed in the first silicon carbide semiconductor layer 10 to form a channel region in a Schottky gate type field effect transistor on one side of an interface between the first and second semiconductor layers 10 and 11.例文帳に追加

第１の炭化珪素半導体層１０に、それよりもバンドギャップの大きい第２の炭化珪素半導体層１１を形成することにより、ショットキーゲート型電界効果トランジスタにおけるチャネル領域を第１の炭化珪素半導体層１０の、第２の炭化珪素半導体層１１との界面側に形成する。 - 特許庁

The split-gate type flash memory element is provided with a silicon epitaxial layer which is formed in an active region of a bulk silicon substrate, and an insulating film for preventing distrubances which is formed on the bulk silicon substrate between the source and the drain of the element, wherein the insulating film for distrubance prevention is formed, using an STI formation process.例文帳に追加

バルクシリコン基板の活性領域に形成されているシリコンエピタキシャル層と、素子のソース及びドレイン間のバルクシリコン基板に形成されているディスターバンス防止用絶縁膜とを備えるスプリットゲート型フラッシュメモリ素子であり、該スプリットゲート型フラッシュメモリ素子では、ディスターバンス防止用絶縁膜は、ＳＴＩ形成工程を利用して形成される。 - 特許庁

In a semiconductor chip in which an LDMOSFET element for power amplifying circuits for use in a power amplifier module is formed, a bump electrode BPS for source is arranged on an LDMOSFET forming region where a plurality of source regions for LDMOSFET elements, a plurality of drain regions and a plurality of gate electrodes 39 are formed.例文帳に追加

電力増幅モジュールに用いられる電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成された半導体チップにおいて、ＬＤＭＯＳＦＥＴ素子用の複数のソース領域、複数のドレイン領域および複数のゲート電極３９が形成されたＬＤＭＯＳＦＥＴ形成領域上に、ソース用バンプ電極ＢＰＳを配置する。 - 特許庁

Since most electrons that move from the gate 160 to LDD regions 112 and 122 are accumulated in the SiN films 132, 142, 172, and 182 at electron accumulation operation, a current value reading when the charging region is charged can be reduced close to 0 ampere, resulting in improving a reading margin.例文帳に追加

これにより、電子蓄積動作時に、ゲート部１６０からＬＤＤ領域１１２，１２２方向に移動する電子の多くをＳｉＮ膜１３２，１４２，１７２，１８２に蓄積することができるので、帯電領域が帯電しているときの読み出し電流値を、０アンペアに非常に近い値まで低下させることができ、読み出しマージンを向上させることができる。 - 特許庁

To provide a reverse blocking insulated gate type bipolar transistor for reducing the occupation area ratio of the isolation region per chip, which becomes a problem if the thickness of a thin wafer (semiconductor substrate) is equal to 150 μm or less, which can avoid the tradeoff between on voltage property and turn off loss, and also for shortening diffusion time, and its fabrication method.例文帳に追加

オン電圧特性とターンオフ損失とのトレードオフを回避できる１５０μｍ以下の薄いウェハ（半導体基板）の場合でも問題となる一チップあたりの分離領域の占有面積比率を小さくすることができ、拡散時間の短縮も図れる逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法の提供。 - 特許庁

In regions located on both sides of the gate electrode out of the element formation region 170, sidewalls inclined with respect to a principal surface of the semiconductor substrate 101 for exposing a facet surface of a semiconductor single crystal are included, recesses 130 having corners rounded are formed, and the source/drain regions 150 are formed of a silicon mixed crystal embedded in the recess 130.例文帳に追加

素子形成領域１７０のうちゲート電極の両側方に位置する領域には、半導体基板１０１の主面に対して傾いた半導体単結晶のファセット面を露出させる側壁を有し、コーナー部が丸められたリセス１３０が形成されており、ソース／ドレイン領域１５０は、リセス１３０に埋め込まれたシリコン混晶で構成されている。 - 特許庁

In this manufacturing method, electric field intensity at the tip of an emitter is enhanced by forming the emitter formed of a carbon film 2 into a needle-like projection structure having sharp tips and by forming a gate 3 in its extreme vicinity, and a threshold voltage is lowered and current density is heightened by uniformly forming the minute needle-like emitter all over the region of the emitter.例文帳に追加

炭素膜からなるエミッタを先端が先鋭な針状の突起構造とすること、ごく近傍にゲートを形成することによって、エミッタ先端への電界強度が高くなり、更にその微細な針状エミッタをエミッタ領域一面に均一に形成することにより、しきい値電圧を低くし、電流密度を高くすることができる。 - 特許庁

In a system for modeling an integrated circuit having at least an insulated gate field effect transistor, this system includes a generation means (MLB) for defining a parameter showing a mechanical stress applied to a transistor active region, and a processing means (MT) for determining at least a plurality of electrical parameter (P) for a transistor by considering the stress parameter.例文帳に追加

少なくとも１つの絶縁ゲート電界効果トランジスタを含む集積回路をモデル化するシステムにおいて本システムは、トランジスタの動作領域に加えられる機械的応力を表すパラメータを定義する生成手段（MLB）と、 応力パラメータを考慮してトランジスタの少なくともいくつかの電気パラメータ（P）を決定する処理手段（MT）とを含む。 - 特許庁

Furthermore, this device has a forward bias voltage supply means (row bias circuit) 21, which supplies a forward bias voltage having a voltage value reducing an off-leak current from an unselected cell to the gate electrodes of the unselected memory transistors M12 and M22 among the memory transistors M11 to M22, in the direction of the forward bias to the channel formation region.例文帳に追加

読み出し時に、複数のメモリトランジスタＭ１１〜Ｍ２２のうち非選択のメモリトランジスタＭ１２，Ｍ２２のゲート電極に、チャネル形成領域に対し順バイアスとなる方向で、かつ、非選択セルからのオフリーク電流を低減する電圧値の順バイアス電圧を供給する順バイアス電圧供給手段（行バイアス回路）２１を有する。 - 特許庁

The method, which is integrated with a Bi CMOS process and which forms the polysilicon-to-polysilicon capacitor, comprises a step in which the lower-part plate electrode of the capacitor is formed, while the gate electrode of a CMOS transistor is stuck and a step in which an upper-part SiGe plate electrode is formed, while the SiGe base region of a heterojunction bipolar transistor is grown.例文帳に追加

ＢｉＣＭＯＳプロセスと一体化されたポリシリコン−ポリシリコン間キャパシタを形成する方法が、ＣＭＯＳトランジスタのゲート電極の付着の間に、ポリシリコン−ポリシリコン間キャパシタの下部プレート電極を形成するステップと、ヘテロ接合バイポーラ・トランジスタのＳｉＧｅベース領域の成長の間に、上部ＳｉＧｅプレート電極を形成するステップとを含む。 - 特許庁

The trench gate type semiconductor device is characterized in that adjacent first and second regions are formed between adjacent insulating gates and a third semiconductor layer in the second region is electrically connected to a first main electrode via an insulating body with a high electric capacity.例文帳に追加

上記目的を達成するために、本発明のトレンチゲート型半導体装置は、隣り合う絶縁ゲートの間に形成された領域であって、互いに隣接する第１領域及び第２領域の前記第２領域における第３半導体層が、大きな電気的容量を持つ絶縁体を介して第１主電極に電気的に接続されていることを特徴とする。 - 特許庁

In the automatic transmission 2 for automatically changing a speed of a manual transmission 1 by actuators, the actuators 42, 43 are controlled so as to be positioned in an NR region nearer to reverse position for reverse gear which is not provided with the synchromesh than the neutral position of reverse and fifth-speed gate, when neutral is demanded by a driver.例文帳に追加

手動変速機１をアクチュエータによって自動変速する自動変速機２において、ドライバからニュートラル要求が出された時に、前記アクチュエータ４２、４３がリバースおよび５速ゲートのニュートラル位置よりシンクロ機構を備えていないリバースギヤ用のリバース位置寄りのＮＲ領域に位置するように制御される自動変速機におけるニュートラル制御装置。 - 特許庁

The imaging element includes a plurality of pixels 1 arranged in a matrix having a plurality of color sensitivity characteristics on an imaging region 100 and a multiplying gate electrode 5 provided in the vicinity of the plurality of pixels 1 having the color sensitivity characteristics for the same color for mixing the electric charge accumulated in the plurality of pixels 1 having the color sensitivity characteristics for the same color.例文帳に追加

この撮像素子は、撮像領域１００上に複数の色感度特性を有するマトリクス状に配置された複数の画素１と、同色の色感度特性を有する複数の画素１の近傍に設けられ、同色の色感度特性を有する複数の画素１に蓄積された電荷を混合するための増倍ゲート電極５とを備える。 - 特許庁

A semiconductor device 10 has a trench 12 which is formed in a surface part of a silicon substrate 11 and has an isolation oxide film 13 inside, a plurality of element formation regions 10A wherein a surface of the silicon substrate 11 is divided by the trench 12, and a gate wiring 15 which extends on the trench 12 and the element formation region 10A.例文帳に追加

半導体装置１０は、シリコン基板１１の表面部分に形成され内部に素子分離酸化膜１３を有するトレンチ１２と、トレンチ１２によってシリコン基板１１の表面部分が区画された複数の素子形成領域１０Ａと、トレンチ１２及び素子形成領域１０Ａ上に延びるゲート配線１５とを有する。 - 特許庁

The flat panel display includes the conductive substrate 21, an insulating layer 22 formed on the conductive substrate 21, a thin film transistor (a gate electrode 28, a second insulating layer 27, and source/drain electrodes 29a, 29b) formed on the conductive substrate 21, and a ground 23 formed in a region of the conductive substrate 21 to ground the conductive substrate 21.例文帳に追加

伝導性基板２１と、伝導性基板２１上に形成された絶縁層２２と、伝導性基板２１上に形成された薄膜トランジスター（ゲート電極２８、第２絶縁層２７及びソース／ドレイン電極２９ａ、２９ｂ）と、伝導性基板２１の一領域に形成され、伝導性基板２１を接地させる接地部２３を含む平板表示装置。 - 特許庁

A conduction portion which electrically connects the first and second electrodes through an opening formed in a gate insulating film is provided in a region from a nearly center portion of the grounding electrode to one end of the grounding electrode disposed on the side of the conductive layer, and the portion of the conductive layer and the conduction portion are covered with a conductive member.例文帳に追加

ゲート絶縁膜に形成された開口を介して第１の電極と第２の電極とを電気的に接続する導通部は、接地用電極の略中央部から導電層側に位置する接地用電極の一端に至るまでの間の領域に設けられており、導電層の一部と導通部は導電部材により覆われている。 - 特許庁

A current mirror type D/A converter circuit is constructed with transistor cells each including a MOS transistor, a gate region of which MOS transistor has folded stripe configuration in a plane view thereof, or a current flowing direction in a channel of which is a folded stripe in plane view.例文帳に追加

この発明は、ゲート領域が平面からみて折れ曲げられたストライブ状になっているＭＯＳトランジスタあるいはゲート領域に流れる電流の方向が平面からみて折り返されるストライプ状のチャネルを有するＭＯＳトランジスタを持つ多数のトランジスタセルを形成して、これらのトランジスタセルを用いてカレントミラー回路形のＤ／Ａを構成するものである。 - 特許庁

In a semiconductor substrate having a limited active region where a first portion for forming a gate electrode and a second portion for forming a bit line contact and a third portion for forming a storage node contact of a capacitor are included, a mask pattern which covers a top surface of the semiconductor substrate so that only the first and the second portions are exposed is used.例文帳に追加

ゲート電極を形成するための第１部分と、ビットラインコンタクトを形成するための第２部分と、キャパシタのストレージノードコンタクトを形成するための第３部分とを含む活性領域が限定された半導体基板において、前記第１及び第２部分のみを露出させるように前記半導体基板の上面を覆うマスクパターンを用いる。 - 特許庁

Inspection items for lighting inspection of a light-emitting element inside the display image forming region 11, aging inspection, measurement of a transistor property, or the like, can be inspected by using the data voltage applying circuit 15, the data-selecting circuit 16, the gate-selecting circuit 17, and the anode driver without mounting all drivers IC and without expensive panel contact tools of a large mount.例文帳に追加

データ電圧印加回路１５、データ選択回路１６、ゲート選択回路１７、アノードドライバを用いて、表示画素形成領域１１内の発光素子の点灯検査、エージング検査及びトランジスタ特性の測定等の検査項目を、全てのドライバＩＣを実装せずに、かつ、高価なパネルコンタクト治具を多量に用いることなく検査することができる。 - 特許庁

The impurity density of a p-base region of each cell which constitutes each IGBT chip is increased, the threshold voltage of the gate is set high, and a collector saturation current of each IGBT chip is suppressed to three times as high as rated current or below in order to increase the breaking current of an IGBT pack 20 (semiconductor device) for performing turn-off wherein the IGBT chips 1 are stored.例文帳に追加

ＩＧＢＴチップを構成する各セルのｐベース領域の不純物濃度を高くして、ゲートしきい値電圧を高く設定し、ＩＧＢＴチップのコレクタ飽和電流値を定格電流の３倍以下に抑制し、ＩＧＢＴチップ１が収納されたＩＧＢＴパック２０（半導体装置）のターンオフ可能遮断電流の向上を図る。 - 特許庁

In an insulating gate type semiconductor device 1 having a current density of ≥1,600 A/cm^2, a metal plate 8 is used as a means for connecting an electrode 2 covering the surface of an element region er with leads 13, 14, 15 and a fixing area of the electrode and the metal plate is 25% or larger in an area of an overlapping part 2o of the electrode.例文帳に追加

１６００Ａ／ｃｍ^２以上の電流密度を有する絶縁ゲート型半導体装置１において、素子領域ｅｒの表面を覆う電極２とリード１３、１４、１５との接続手段接続手段として金属プレート８を用い、電極と金属プレートとの固着面積を電極の重畳部２ｏの面積の２５％以上とする。 - 特許庁

Impurity diffusion layers 4, a buffer insulating layer 4 composed of (Ce, Zr)O2 (or CeO2), the second ferroelectric layer 5 comprising Bi3TiNbO9, the first ferroelectric layer 6 consisting of Bi4Ti3O12, and a gate electrode 7 composed of polysilicon are laminated successively in an active region surrounded by the LOCOS film 2 of a silicon substrate 1.例文帳に追加

シリコン基板１のＬＯＣＯＳ膜２によって囲まれる活性領域には、不純物拡散層４と、（Ｃｅ，Ｚｒ）Ｏ_2 （又はＣｅＯ_2 ）からなるバッファ絶縁層４と、Ｂｉ_3 ＴｉＮｂＯ_9 からなる第２の強誘電体層５と、Ｂｉ_4 Ｔｉ_3 Ｏ__12からなる第１の強誘電体層６と、ポリシリコンからなるゲート電極７とが順に積層されている。 - 特許庁

The optical sensing element is formed in a region defined by the gate line, data line and read-out line, which contains a first electrode to which a bias voltage is applied that repeats a fixed level, a control electrode, and a second electrode that is electrically connected to the control electrode and outputs optical leakage current generated in response to extraneous light and the bias voltage.例文帳に追加

光感知素子は、ゲートライン、データライン及び読み出しラインによって定義される領域に形成され、一定レベルを反復するバイアス電圧が印加される第１電極と、制御電極と、制御電極に電気的に連結され、外部光とバイアス電圧に応答して生成される光漏洩電流を出力する第２電極を含む。 - 特許庁

When stress affected by the element separation region is considered, the distance between the element separation regions in the gate lengthwise direction may be selected for a circuit where fluctuation of logical threshold voltage is to be suppressed so that fluctuation of current between the drain and the source by stress is balanced between a p-channel MOS transistor and an n-channel MOS transistor.例文帳に追加

また、素子分離領域等から受けるストレスを考慮したとき、それによる論理閾値電圧の変動を抑制すべき回路には、そのようなストレスによるドレイン・ソース間電流の変動がｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとの間でバランスするようにゲート長方向の素子分離領域間の距離を選べばよい。 - 特許庁

In two adjoining memory cells 17m5, 17m6 which share a bit line 19m6, the same information is stored in two memory functional bodies m5r, m6l located in an opposite side through a gate electrode to two memory functional bodies m5l, m6r located above a diffusion region electrically connected to the bit line 19m6.例文帳に追加

ビット線１９ｍ６を共有する隣接した２つのメモリセル１７ｍ５、１７ｍ６において、前記ビット線１９ｍ６に電気的に接続された拡散領域の上方に位置する２つのメモリ機能体ｍ５ｌ、ｍ６ｒとはゲート電極を介して反対側に位置する２つのメモリ機能体ｍ５ｒ、ｍ６ｌに同じ情報が記憶されている。 - 特許庁