「gate region」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

A p-type impurity region is positioned on the surface of the active region on the semiconductor substrate 1 sandwiched between the floating gate electrodes FG_2, FG_1.例文帳に追加

フローティングゲート電極ＦＧ_2とフローティングゲート電極ＦＧ_1とに挟まれる半導体基板１の活性領域の表面には、ｐ型の不純物領域が位置している。 - 特許庁

When switching the IGBT element region 24 to off-state, a negative polar voltage is applied to at least the trench gate electrode group 6b of a diode element region 26.例文帳に追加

ＩＧＢＴ素子領域２４をオフ状態に切換える際には、少なくともダイオード素子領域２６のトレンチゲート電極群６ｂに負極性の電圧を印加する。 - 特許庁

IGBT1 is provided with a collector region 2, a drift region 3, base regions 4, emitter regions 5, gate electrodes 7, an emitter electrode 9, and a collector electrode 10.例文帳に追加

ＩＧＢＴ１は、コレクタ領域２と、ドリフト領域３と、ベース領域４と、エミッタ領域５と、ゲート電極７と、エミッタ電極９と、コレクタ電極１０とを備えている。 - 特許庁

The reflective electrode 20a overlaps with the gate bus line, the data bus line and the TFT, while the region between adjacent reflective electrodes is left as a light transmitting region.例文帳に追加

この反射電極２０ａは、ゲートバスライン、データバスライン及びＴＦＴに重なり、隣接する反射電極との間の領域は光透過領域となっている。 - 特許庁

Finally, an impurity region and an extension region are formed by implanting impurity ions in the semiconductor substrate 1 by using the photoresist film and the gate electrodes 9b, 9c as a mask.例文帳に追加

そして、このフォトレジスト膜、ゲート電極９ｂ，９ｃをマスクとして半導体基板１に不純物をイオン注入し、不純物領域及びエクステンション領域を形成する。 - 特許庁

The source region and the drain region of a TFT for erase 105 are connected respectively to a current supplying line 108 and a gate signal line 106.例文帳に追加

消去用ＴＦＴ１０５のソース領域とドレイン領域とは、一方は電流供給線１０８に接続され、残る一方はゲート信号線１０６に接続されている。 - 特許庁

Here, the junction between the region 5 and the gate 8 is brought close to the side of the region 6 in the vicinity of the surface of the layer 3, to shorten the channel length.例文帳に追加

ここで、ｐ型ウェル領域５のジャンクションを、半導体層３の表面近傍においてｎ＋型ソース領域６側に近づけて、チャネル長を短くしている。 - 特許庁

In this gate oxide film 14, a portion near the border of the STI 12 and the element region 13 is surely thicker than the element region 13 on the substrate 11.例文帳に追加

このゲート酸化膜１４は、基板１１上においてＳＴＩ部１２と素子領域１３の境界近傍が素子領域１３上より確実に厚くなっている。 - 特許庁

Thereafter, the gate insulating film 11 is etched with an etching solution that hardly dissolves the laser-irradiated region 100A and dissolves the laser non-irradiated region 100B.例文帳に追加

その後、光照射領域１００Ａに対しては難溶で且つ未照射領域１００Ｂに対しては可溶なエッチング液によりゲート絶縁膜１１をエッチングする。 - 特許庁

A semiconductor device comprises a semiconductor substrate, a channel region formed on the surface of the semiconductor substrate, source and drain regions respectively formed on both sides of the channel region of the semiconductor region, a gate insulating film so formed as to cover the channel region, and a gate electrode formed on the insulating film, wherein the gate insulating film is formed by a super-lattice single-crystal insulator film.例文帳に追加

半導体基板と、この半導体基板の表面に形成されたチャネル領域と、このチャネル領域の両側の前記半導体基板に形成されたソース・ドレイン領域と、前記チャネル領域を覆うように形成されたゲート絶縁膜と、この絶縁膜上に形成されたゲート電極とを有する半導体装置において、前記ゲート絶縁膜が超格子単結晶絶縁体膜で形成されている。 - 特許庁

A semiconductor device is the PMOS transistor formed on an active region 104 of a semiconductor substrate 101 isolated by an element isolation region 102, and the PMOS transistor has a gate insulating film 105b formed on the active region 104, a gate electrode 106b formed on the gate insulating film, a sidewall 108b, and a source/drain diffused layer region 107b.例文帳に追加

半導体装置は、半導体基板１０１における素子分離領域１０２によって分離された活性領域１０４上に形成されたＰＭＯＳトランジスタであって、このＰＭＯＳトランジスタは、活性領域１０４上に形成されたゲート絶縁膜１０５ｂと、ゲート絶縁膜上に形成されたゲート電極１０６ｂと、サイドウォール１０８ｂと、ソース・ドレイン拡散層領域１０７ｂとを備える。 - 特許庁

The semiconductor device comprises: a semiconductor substrate; a first conductive type region provided in an upper layer part of the semiconductor substrate; a second conductive type source region and a second conductive type drain region that are disposed apart from each other in an upper layer part of the first conductive region; a gate insulating film provided on the semiconductor substrate; and a gate electrode provided on the gate insulating film.例文帳に追加

実施形態に係る半導体装置は、半導体基板と、前記半導体基板の上層部分に設けられた第１導電形領域と、前記第１導電形領域の上層部分に相互に離隔して配置された第２導電形のソース領域及びドレイン領域と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備える。 - 特許庁

In the MISFET type semiconductor device in which an n-type semiconductor pillar region and a p-type semiconductor pillar region are provided over a semiconductor substrate, generation of avalanche breakdown under an electrode pad and a gate wiring can be prevented by forming these gate electrode pad and gate wiring on the n^--type region in place of the semiconductor pillar region, and thereby the avalanche resistance voltage of the semiconductor device is improved.例文帳に追加

半導体基板上にｎ型半導体ピラー領域とｐ型半導体ピラー領域とが設けられたＭＩＳＦＥＴ型の半導体装置において、ゲート電極パッドやゲート配線を半導体ピラー領域の上に形成せず、ｎ^−型領域の上に形成することにより、これら電極パッドやゲート配線の下でアバランシェ・ブレークダウンが発生することを解消し、半導体装置のアバランシェ耐圧を改善できる。 - 特許庁

The memory cell MC includes a first gate electrode WG formed on a channel region 4 in a semiconductor substrate 1 through a gate insulation film 5, a second gate electrode CG formed at a side of the first gate electrode WG and coupled with the first gage electrode WG through an insulation substance, and an electric charge trap film 6 formed at least between the channel region 4 and the second gate electrode CG.例文帳に追加

メモリセルＭＣは、半導体基板１中のチャネル領域４上にゲート絶縁膜５を介して形成された第１ゲート電極ＷＧと、第１ゲート電極ＷＧの側方に形成され絶縁体を介して第１ゲート電極ＷＧとカップリングする第２ゲート電極ＣＧと、チャネル領域４と第２ゲート電極ＣＧとの間に少なくとも形成された電荷トラップ膜６とを有する。 - 特許庁

The semiconductor device is provided with gate electrodes 41a which are arranged in a gate lengthwise direction at prescribed intervals, and are all silicided; and wirings 4a which are arranged on an element separating region 2, are arranged in the gate length direction by leaving an interval C, and are adjacent to the gate electrodes 41a by leaving an interval B.例文帳に追加

半導体装置は、ゲート長方向に所定の間隔で配置され、全体がシリサイド化されたゲート電極４１ａと、素子分離領域２上に設けられ、ゲート長方向に間隔Ｃを空けて配置され、間隔Ｂを空けてゲート電極４１ａに隣接する配線４ａとを備えている。 - 特許庁

The second gate electrode 52 is disposed between the other part of the first main electrode 41 and the other part of the second main electrode 42 which faces the other part of the first main electrode 41 so as to sandwich an isolation region 6 between the first gate electrode 51 and the second gate electrode 52, and is controlled independently from the first gate electrode 51.例文帳に追加

第２のゲート電極５２は、第１の主電極４１の他の一部と対向する第２の主電極４２の他の一部との間において、第１のゲート電極５１との間に分離領域６を介在し配設され、第１のゲート電極５１に対して独立に制御される。 - 特許庁

Nitrogen is newly introduced in the gate insulating film 3 nearby an end of the gate electrode 5 by carrying out nitriding processing in an atmosphere containing nitrogen after a polysilicon film 4 is bonded onto the gate insulating film 3 and the gate electrode 5 is patterned in a pattern and before the source-drain region 9 is formed.例文帳に追加

ゲート絶縁膜３上に、ポリシリコン膜４を被着してゲート電極５パターンにパターンニングした後、ソース・ドレイン領域９を形成する前に、窒素を含む雰囲気中で窒化処理を行って、ゲート電極５端部付近のゲート絶縁膜３中に新たに窒素を導入する。 - 特許庁

A memory cell is provided with a floating gate electrode 8 formed on a first channel region between first and second diffusion layers through a first gate insulating film 7, and control gate electrodes 2 and 11 formed on the floating gate electrode 8 through a first inter-electrode dielectric 10.例文帳に追加

メモリセルは、第１及び第２拡散層間の第１チャネル領域上に第１ゲート絶縁膜７を介して形成されるフローティングゲート電極８と、フローティングゲート電極８上に第１電極間絶縁膜１０を介して形成されるコントロールゲート電極２，１１とを有する。 - 特許庁

Each of the gate insulating films 105 of the access transistors Q1 and Q1' is provided with a relatively thin first gate insulating film 103 for covering an active region 102 and a relatively thick second gate insulating film 104 for covering a part of the upper surface of the first gate insulating film 103.例文帳に追加

アクセストランジスタＱ１，Ｑ１’のゲート絶縁膜１０５は、それぞれ、活性領域１０２を覆う相対的に膜薄の第１ゲート絶縁膜１０３と、第１ゲート絶縁膜１０３の上面の一部分を覆う相対的に膜厚の第２ゲート絶縁膜１０４とを有している。 - 特許庁

A common electrode part 21C covers regions partially superposed on the pixel electrode layers 19A and 19B, a region superposed on the gate line GL and regions which are not superposed on the gate line GL and extended to both sides of the gate line GL on the insulating film 20 in the vicinity of the gate line GL.例文帳に追加

ゲート線ＧＬ近傍の絶縁膜２０上では、共通電極部２１Ｃが、各画素電極層１９Ａ，１９Ｂの一部と重畳する領域、ゲート線ＧＬと重畳する領域、及びゲート線ＧＬと重畳せずにゲート線ＧＬの両側に延びる領域を覆っている。 - 特許庁

By forming the width of the active region 14 at the end E in the gate width direction larger than that of a center part in the gate width direction, the field oxide film corner part 19 is moved away from a P-type body layer 4 formed at the end E in the gate width direction to the outside of the end in the gate width direction.例文帳に追加

ゲート幅方向端部Ｅの活性領域１４の幅を、ゲート幅方向中央部より広く形成することによりフィールド酸化膜コーナー部１９を、ゲート幅方向端部Ｅに形成されたＰ型ボディ層４からゲート幅方向端部の外側に遠ざける。 - 特許庁

A second conductivity type base leading-out region is formed in the recessed portion of the processed most proximate gate electrode, in an emitter region, and thereby, the portion (the region) exhibits hole extraction effect, and further improvement of latch-up resistance can be expected.例文帳に追加

また、加工した最近接ゲート電極の凹部、エミッタ領域内に第二導電型ベース引き出し領域を形成する事で、その部位が正孔引き抜き作用を示し、更なるラッチアップ耐性の向上が期待できる。 - 特許庁

A channel formation region 12 in stripe structure of which a planar shape is band-like, an n^+-source region 13, an n^+-drain region 20, and a gate electrode, are formed on a top layer of n well layers on a semiconductor substrate.例文帳に追加

半導体基板でのＮウェル層の表層部に、平面形状が帯状をなすストライプ構造のチャネル形成領域１２、Ｎ^＋ソース領域１３、Ｎ^＋ドレイン領域２０、ゲート電極が形成されている。 - 特許庁

A memory insulating film 4 and a gate insulating film 3 are separately provided on a channel region 13 without a clearance between them, and are provided in the direction orthogonal to the direction where the source region 7 and the drain region 8 are opposed.例文帳に追加

チャネル領域１３上にメモリ絶縁膜４と、ゲート絶縁膜３とが隙間なく区分けして設け、かつソース領域７とドレイン領域８とが直行する方向と対向する方向に設けている。 - 特許庁

The transistor device includes: a source and a drain (S and D) regions; nano-tube structures (2 and 3) for providing paths of charge carriers between the source region and the drain region; and a gate region (4).例文帳に追加

トランジスタデバイスであって、ソース領域とドレイン領域（ＳとＤ）と、前記ソース領域とドレイン領域との間に電荷キャリアのパスを提供するナノチューブ構造体（２と３）と、ゲート領域（４）とを具備するトランジスタデバイス。 - 特許庁

The gate electrode 130 has, at each of both ends, a high work function region 124 having a higher work function than any other region at least on a part of the border between the element formation region and element isolation film 200.例文帳に追加

ゲート電極１３０は、両端それぞれにおいて、素子形成領域と素子分離膜２００の境界上の少なくとも一部に、他の領域より仕事関数が高い高仕事関数領域１２４を有する。 - 特許庁

The semiconductor device 100 includes the trench gate 118 formed in a trench formed between a drain region 106 and a source region 108 and penetrating an element isolation region 104 to reach a substrate 102.例文帳に追加

半導体装置１００は、ドレイン領域１０６およびソース領域１０８の間に形成され、素子分離領域１０４を貫通して基板１０２にまで達するトレンチ内に形成されたトレンチゲート１１８を含む。 - 特許庁

In another aspect, the distortion in the channel region 108 is introduced by injecting gas species, for example, hydrogen, oxygen, helium, or another rare gas into a region under a gate 110 or the channel region 108.例文帳に追加

別の態様では、チャネル領域１０８内の歪みは、ガス種、例えば水素、酸素、ヘリウムまたは別の希ガスをゲート１１０またはチャネル領域１０８の下の領域内に注入することによって導入される。 - 特許庁

A semiconductor die package including a semiconductor die 108 comprising a first surface, a second surface, and a vertical power MOSFET having a gate region and a source region at the first surface and a drain region at the second surface.例文帳に追加

半導体ダイパッケージは第１表面、第２表面、及び第１表面にゲート領域とソース領域とを有し第２表面にドレイン領域を有する垂直パワーMOSFETを備えた半導体ダイ108を含んでいる。 - 特許庁

A polysilicon film 35a to be a resistance element is formed in a resistance element forming region of a semiconductor substrate 30, and a polysilicon gate 35b and a high-concentration impurity region 40 are formed in a transistor forming region.例文帳に追加

半導体基板３０の抵抗素子形成領域に抵抗素子となるポリシリコン膜３５ａを形成するとともに、トランジスタ形成領域にポリシリコンゲート３５ｂ及び高濃度不純物領域４０を形成する。 - 特許庁

Distances (S1, D1) between one end of an active region and a gate electrode in the first and second transistors are almost equal between the first and second transistors in each of a source region and a drain region.例文帳に追加

そして、第１及び第２のトランジスタにおける活性領域の一端とゲート電極との間の距離（S1,D1）が、ソース領域とドレイン領域それぞれにおいて、第１及び第２のトランジスタの間でほぼ等しい。 - 特許庁

In an active matrix substrate provided with a display region and the active matrix region, a switching transistor 24 is formed on a gate switching bus line 22 for driving the switching transistor 24 provided in the active matrix region.例文帳に追加

ディスプレイ領域およびアクティブマトリクス領域を備えるアクティブマトリクス基板において、アクティブマトリクス領域に設けられたスイッチングトランジスタ２４を駆動するゲートスイッチングバスライン２２上にスイッチングトランジスタ２４が形成されている。 - 特許庁

A hetero junction transistor 10 has such structure as an embedded semiconductor region 24, an upper surface embedded insulating film 34, a first semiconductor region 42, a second semiconductor region 44, and a gate electrode 48, are sequentially formed.例文帳に追加

ヘテロ接合トランジスタ１０は、埋込み半導体領域２４、上面埋込み絶縁膜３４、第１半導体領域４２、第２半導体領域４４、ゲート電極４８が順に形成されている構造を備えている。 - 特許庁

A low-voltage insulating film, i.e. a second oxide film 21 thinner than the first gate oxide film 17 is selectively formed on the second region and a part of the peripheral circuit region b of the cell array region a.例文帳に追加

セルアレイ領域ａの第２領域及び周辺回路領域ｂの一部分上に選択的に第１ゲート酸化膜１７より薄い低電圧ゲート絶縁膜、即ち第２ゲート酸化膜２１を形成する。 - 特許庁

A P type well region 601 is provided in a region sandwiched between impurity regions 511 and 512, and a charge line 402 is provided over the wall region 601 with a gate insulating film GX interposed.例文帳に追加

不純物領域５１１および５１２に挟まれた領域にＰ型のウエル領域６０１が設けられ、当該ウエル領域６０１上に、ゲート絶縁膜ＧＸを介してチャージライン４０２が設けられている。 - 特許庁

A first extension distance(LBP1) between a edge of the n^++-drain region 9 side of the first p^+-low resistive region 41 and a edge of the n^++-drain region 9 side of a first gate electrode 13 is in a range of 0-0.3 μm.例文帳に追加

第１ｐ^+低抵抗領域４１のｎ^++ドレイン領域９側の端部から、第１ゲート電極１３のｎ^++ドレイン領域９側の端部までの第１エクステンション距離（ＬＢＰ１）は、０〜０．３μｍの範囲内にある。 - 特許庁

Since the offsets are arranged, the channel region under the electrode of the electrically isolated gate G is connected with the first diffusion region 8 through a second diffusion region 10.例文帳に追加

オフセットを設けたことにより、電気的に分断されたゲートＧと第１の拡散領域８とは、ゲートＧの電極下のチャンネル領域と第１の拡散領域８とを第２の拡散領域１０によって接続する。 - 特許庁

To provide a method for manufacturing a semiconductor device, with which a bottom gate thin film transistor that has an improved S value and a channel forming region with a smaller thickness than that of a source region and a drain region can be manufactured in a simple step.例文帳に追加

ソース領域及びドレイン領域よりチャネル形成領域の膜厚が薄いＳ値の向上されたボトムゲート型薄膜トランジスタを簡単な工程で作製可能な半導体装置の作製方法を提供する。 - 特許庁

Moreover, there are provided a collector electrode 109 electrically connected with the collector region 107; and an emitter electrode 115 electrically connected with the base region 102, the emitter region 104, and the second gate electrode 113.例文帳に追加

また、コレクタ領域１０７と電気的に接続するコレクタ電極１０９と、ベース領域１０２、エミッタ領域１０４、及び第２ゲート電極１１３と電気的に接続するエミッタ電極１１５とが設けられている。 - 特許庁

To manufacture a semiconductor device having elements both in a silicide region and a nonsilicide region without increasing junction leak, even if a spacing is small between adjacent gate electrodes in a silicide forming region.例文帳に追加

シリサイド形成領域の隣接するゲート電極の間隔が狭い場合でも、不純物拡散層の接合リークを増大させずに、シリサイド領域と非シリサイド領域の双方に素子を備えた半導体装置を製造する。 - 特許庁

Tunnel-region edge guard electrodes having the same potential as a drain electrode are disposed in a region near the edge portion of a tunnel region on a tunnel insulating film via a floating gate electrode and a guard insulating film.例文帳に追加

トンネル絶縁膜の上部であって、トンネル領域のエッジ部近傍の領域には、フローティングゲート電極とガード絶縁膜を介してドレイン電極と同電位に固定されたトンネル領域エッジ部ガード電極を配置した。 - 特許庁

A gate region 12 in which an analog macro-region 14 with a built-in area I/0 for an analog power supply or for an analog signal is arranged, and a peripheral I/0 circuit region 16, are formed to the semiconductor integrated circuit device.例文帳に追加

アナログ電源用あるいはアナログ信号用のエリアＩ／Ｏを内蔵したアナログマクロ領域１４が配置されたゲート領域１２と、周辺Ｉ／Ｏ回路領域１６とが半導体集積回路装置に設けられる。 - 特許庁

An IGBT active region AR 1 in which the IGBT 102 is formed is separated from a MOSFET active region AR 2 in which the MOSFET 104 is formed by a gate finger F as an inactive region.例文帳に追加

ＩＧＢＴ１０２が形成されたＩＧＢＴ活性領域ＡＲ（１）と、ＭＯＳＦＥＴ１０４が形成されたＭＯＳＦＥＴ活性領域ＡＲ（２）とは、不活性領域としてのゲートフィンガーＦにより分離されている。 - 特許庁

The gate 6 is, in planar view, provided on the other end side than one end in the channel width direction of an effective active region 31.例文帳に追加

ゲート６は、平面視で、実効アクティブ領域３１のチャネル幅方向の一端よりも他端側に設けられている。 - 特許庁

Channel width W2 of the transfer gate is made as large as possible, for example, the same as the width W1 of the element region.例文帳に追加

転送ゲートのチャネル幅Ｗ２は、できるだけ大きく、例えば、素子領域の幅Ｗ１に等しくなっている。 - 特許庁