「gate region」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

Respective surfaces of the element region part 13, the sidewall 14, and the insulating substrate 11 are coated with a gate oxide film 15.例文帳に追加

素子領域部１３、サイドウオール１４、および絶縁物１１の各表面は、ゲート酸化膜１５により被覆されている。 - 特許庁

The vertical transistor has a source region 12 that emits a carrier, a drain region 13 that receives the carrier from the source region 12, and a gate electrode 14 formed between the source region 12 and the drain region 13, wherein the source region 12 and the drain region 13 are formed using a metal-oxide layer.例文帳に追加

キャリアを放出するソース領域１２と、当該ソース領域１２から当該キャリアを受け取るドレイン領域１３と、当該キャリア領域１２とドレイン領域１３の間に形成されたゲート電極１４と、を有する縦型トランジスタであって、前記ソース領域１２およびドレイン領域１３を金属酸化物層により、形成したことを特徴とする縦型トランジスタを用いる。 - 特許庁

A mask film 30 is arranged on the surface of a gate electrode material 29 constituting the second gate electrode 28 that the LMOS 20 has, and then is patterned so that the mask 30 is left in a region where the second gate electrode 28 is scheduled to be formed.例文帳に追加

ＬＤＭＯＳ２０に備えられる第２ゲート電極２８を構成するゲート電極材料２９の表面にマスク膜３０を配置し、マスク膜３０を第２ゲート電極２８の形成予定領域に残すようにパターニングする。 - 特許庁

The semiconductor device has an MOS gate structure comprising an N^- drift layer 1, a field stop layer 3, a P collector layer 4, a collector electrode 9, a P base layer 2, an N^+ emitter region 8, a gate insulating film 6, and a gate electrode 7, and an emitter electrode 5.例文帳に追加

半導体装置は、Ｎ^-ドリフト層１、フィールドストップ層３、Ｐコレクタ層４、コレクタ電極９、Ｐベース層２、Ｎ^+エミッタ領域８、ゲート絶縁膜６とゲート電極７とからなるＭＯＳゲート構造、エミッタ電極５を備える。 - 特許庁

A field-effect transistor has a first gate electrode 7, which is positioned at the central part of the transistor, and second gate electrodes 8, which are positioned on both sides of the electrode 7, and at least one part of each of the second gate electrodes 8 is positioned on a channel formation region.例文帳に追加

電界効果型トランジスタにおいて、中央部に位置する第一のゲート電極７と、その両側に位置する第二のゲート電極８を持ち、第二のゲートの少なくとも一部はチャネル形成領域上に位置する。 - 特許庁

A transfer-time difference generating region is composed of second-layer vertical-gate electrodes 27c and 27e and first-layer vertical-gate electrodes 27d and 27f, and channel barriers 29a and 29b are formed just under the vertical-gate electrodes 27c and 27f in a row A.例文帳に追加

転送時間差発生領域は、２層目の垂直ゲート電極２７c,２７eと１層目の垂直ゲート電極２７d,２７fとで構成し、Ａ列の垂直ゲート電極２７c,２７fの直下にチャネルバリア２９a,２９bを形成している。 - 特許庁

The second gate driving circuit includes a second stage that is formed in a second peripheral area of the display region facing the first peripheral area and that provides a gate signal for a second gate line disposed on the second side part of the pixel row.例文帳に追加

第２ゲート駆動回路は第１周辺領域と向き合う表示領域の第２周辺領域に形成されて、画素行の第２側部に配置された第２ゲートラインにゲート信号を提供する第２ステージを含む。 - 特許庁

To provide an insulating gate type semiconductor device which can reduce a variation in gate threshold voltage even in a trench type IGBT structure in which cell units provided with trench gate structures are uniformly scattered and disposed in an active region.例文帳に追加

トレンチゲート構造を備えるセルユニットが活性領域中に均等に分散配置されるトレンチ型ＩＧＢＴの構造においても、ゲート閾値電圧のバラツキを小さくすることのできる絶縁ゲート型半導体装置を提供すること。 - 特許庁

The semiconductor device has a first gate insulating film 107 formed on the n-type active region 103 of a semiconductor substrate 101, and a first gate electrode 111 formed on the first gate insulating film 107.例文帳に追加

半導体装置は、半導体基板１０１のｎ型活性領域１０３の上に形成された第１のゲート絶縁膜１０７と、第１のゲート絶縁膜１０７の上に形成された第１のゲート電極１１１とを有している。 - 特許庁

To provide a semiconductor device that can be reduce the capacitance, such as the gate electrode-drain wiring capacitance, gate electrode-drain diffusion region capacitance, gate electrode-drain electrode capacitance, etc., and to provide a method of manufacturing the device.例文帳に追加

ゲート電極−ドレイン配線間容量、ゲート電極−ドレイン拡散領域間容量及びゲート電極−ドレイン電極間容量などの素子容量を低減することができる半導体装置及びその製造方法を提供する。 - 特許庁

A gate insulation film 13 is formed on the channel region 12 of a first conductivity (P type or N type) semiconductor layer 11, and a gate electrode 14 of polycide structure including a silicide layer 19 is formed on the gate insulation film 13.例文帳に追加

第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上にシリサイド層１９を含むポリサイド構造のゲート電極１４が構成されている。 - 特許庁

An aluminum oxide film 4 and a silicon nitride film 5 are formed sequentially on the entire surface of a semiconductor substrate 100 where a gate insulating film 1, a gate electrode 2, and an extension region 3 using the gate electrode 2 as a mask are formed.例文帳に追加

ゲート絶縁膜１及びゲート電極２、並びに、ゲート電極２をマスクとしたエクステンション領域３が形成された半導体基板１００の全面に、酸化アルミニウム膜４とシリコン窒化膜５とが順に成膜される。 - 特許庁

A first field effect transistor includes a first gate insulator film 106a formed on the first active region 103a and a first gate electrode 115a formed on the first gate insulator film 106a.例文帳に追加

第１の電界効果型トランジスタは、第１の活性領域１０３ａの上に形成された第１のゲート絶縁膜１０６ａと、第１のゲート絶縁膜１０６ａの上に形成された第１のゲート電極１１５ａとを有している。 - 特許庁

To provide a semiconductor device capable of relaxing the electric field between a gate electrode and a drain region, even if voltage is not applied to the gate electrode, and suppressing the occurrence of the concentration of the electric field in a gate insulating film.例文帳に追加

ゲート電極に電圧が印加されないときにも、ゲート電極とドレイン領域との間の電界を緩和し、ゲート絶縁膜に電界集中が発生するのを抑制することが可能な半導体装置を提供する。 - 特許庁

To provide a method of manufacturing semiconductor device by which a gate electrode can be formed by preventing a gate oxide film from being damaged by etching without causing any problem accompanying the excessive thinning of a silicon film region or the positional deviation of the gate electrode.例文帳に追加

シリコン膜領域の過剰な薄膜化やゲート電極の位置ズレに伴う諸問題が生じることなく、且つエッチング処理によるゲート酸化膜へのダメージを防止して、ゲート電極を形成する製造方法の提供。 - 特許庁

The predetermined depth corresponds to a difference of thickness between the gate insulating film 25 and the gate insulating film 15, and the upper surfaces of the silicide layers 23A, 24A have structure higher than an interference between the second region of the substrate 11 and the gate insulating film 25.例文帳に追加

所定の深さはゲート絶縁膜２５とゲート絶縁膜１５との厚さの差に相当し、シリサイド層２３Ａ，２４Ａの上面は基板１１の第２領域とゲート絶縁膜２５との界面より高い構造を有する。 - 特許庁

The semiconductor device is provided with a semiconductor substrate 11, a gate insulating film 15 formed on the semiconductor substrate, a gate electrode constituted of a main constituent of silicon and formed on the gate insulating film, and a source/drain region formed on the semiconductor substrate.例文帳に追加

半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたシリコンを主成分とするゲート電極と、半導体基板に形成されたソース・ドレイン領域とを有する。 - 特許庁

Here, the equivalent oxidation film thickness of the gate insulating film 5 in the low-voltage transistor formation region A is thinner than the equivalent oxide film thickness of the gate insulating film 5 in the high-voltage transistor formation region B, and the substrate surface height in the low-voltage transistor formation region A is higher than the substrate surface height in the high-voltage transistor formation region B.例文帳に追加

低電圧系トランジスタ形成領域Ａのゲート絶縁膜５の等価酸化膜厚は、高電圧系トランジスタ形成領域Ｂのゲート絶縁膜５の等価酸化膜厚よりも薄く、低電圧系トランジスタ形成領域Ａの基板表面高さは、高電圧系トランジスタ形成領域Ｂの基板表面高さよりも高い。 - 特許庁

A gate insulating film 450 at a part of a channel forming region 410 overlapping the boundary regions 412 and 413 contiguous to the drain region 430 and the source region 420 is formed thicker than the gate insulating film 450 at a part overlapping the central part 411 of the channel forming region 410 in the longitudinal direction of channel.例文帳に追加

チャネル形成領域４１０のうち、ドレイン領域４３０およびソース領域４２０に隣接する境界領域４１２、４１３と重なる部分のゲート絶縁膜４５０の膜厚は、チャネル形成領域４１０のチャネル長方向における中央部分４１１と重なる部分のゲート絶縁膜４５０の膜厚に比して厚い。 - 特許庁

A storage MISFET comprises a high resistance SiC layer 102 epitaxially grown on a SiC wafer 101, a P-type well region 103, an n-type storage channel layer 104 having a multiple δ dope layer formed on the surface region of the region 103, a contact region 105, a gate insulation film 108, and a gate electrode 110.例文帳に追加

蓄積型ＭＩＳＦＥＴは、ＳｉＣ基板１０１上にエピタキシャル成長された高抵抗ＳｉＣ層１０２と、ｐ型ウェル領域１０３と、ｐ型ウェル領域１０３の表面領域に形成された多重δドープ層を有するｎ型の蓄積チャネル層１０４と、コンタクト領域１０５と、ゲート絶縁膜１０８と、ゲート電極１１０とを備えている。 - 特許庁

In an Insulated Gate Bipolar Transistor (IGBT) provided with a pair of main electrodes (emitter-collector electrodes) and a trench gate electrode 32 controlling the on-off state of the electric current flowing between a pair of the main electrodes, an n-type floating semiconductor region is formed in a body region 28 side from the bonding interface of the body region 28 and a drift region 26.例文帳に追加

一対の主電極（エミッタ・コレクタ電極）と、その一対の主電極間を流れる電流のオン・オフを制御するトレンチゲート電極３２を備えているＩＧＢＴ(Insulated Bipolar Transistor)において、ボディ領域２８とドリフト領域２６の接合界面よりボディ領域２８側にｎ型のフローティング半導体領域が形成されていることを特徴としている。 - 特許庁

After each gate electrode 14 and each gate insulating film 13 of a pMOSFET, an nMOSFET and the ferroelectrics FET are formed, respectively, the formation of each source region 15 and each drain region 16 of the nMOSFET and the ferroelectrics FET and the formation of each source region 17 and each drain region 18 of the pMOSFET are carried out separately by ion implantation of impurities.例文帳に追加

ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ゲート電極１４及び各ゲート絶縁膜１３をそれぞれ形成した後、不純物のイオン注入により、ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ソース領域１５及び各ドレイン領域１６の形成と、ｐＭＯＳＦＥＴのソース領域１７及びドレイン領域１８の形成とに分けて行なう。 - 特許庁

In a junction FET using silicon carbide as a substrate material, impurities are doped to a vicinity of a p-n junction between a gate region GR and a channel-formed region, the impurities having a conductive type which is reverse to that of impurities doped in the gate region GR and same as that of impurities doped in the channel-formed region.例文帳に追加

炭化シリコンを基板材料として使用した接合ＦＥＴにおいて、ゲート領域ＧＲとチャネル形成領域との間のｐｎ接合近傍に、ゲート領域ＧＲに導入されている不純物とは逆導電型であり、チャネル形成領域に導入されている不純物と同じ導電型の不純物を導入する。 - 特許庁

A first impurity region 4ad acting line a source region and a second impurity region 4ae acting like a drain region are formed through ion implantation by using a resist pattern for forming a gate electrode of a transistor as a mask, and the gate electrode 9 including lower electrodes 6a, 8a and an upper electrode 7a is formed by using the resist pattern for a mask.例文帳に追加

トランジスタのゲート電極を形成するためのレジストパターンをマスクとしてイオン注入によりソース領域となる第１不純物領域４ａｄとドレイン領域となる第２不純物領域４ａｅが形成され、そのレジストパターンをマスクとして下部電極６ａ，８ａと上部電極７ａを有するゲート電極９が形成される。 - 特許庁

A polycrystalline silicon layer 150d having a source region 153d, drain region 155d, channel region 154d and lightly doped region 152d is formed in a pixel area on an insulating substrate, then two-layered gate insulating films 401, 402 are formed thereon, and then a gate electrode 124d is formed via the insulating film 401 thereon.例文帳に追加

絶縁基板上の画素部にソース領域１５３ｄ、ドレイン領域１５５ｄ、チャネル領域１５４ｄ及び低濃度ドーピング領域１５２ｄを有する多結晶シリコン層１５０ｄが形成され、その上に２層のゲート絶縁膜４０１、４０２が形成され、その上に絶縁膜４０１を介してゲート電極１２４ｄが形成される。 - 特許庁

Finally, impurities are implanted in the semiconductor layer 2 using an insulating sidewall 11 formed on the opposite side parts of the gate electrode 9 and the gate electrode 9 as an impurity implantation mask to form an offset region 10 beneath the sidewall 11 thus forming a source region 12 and a drain region 13 on the outside of the offset region 10.例文帳に追加

その後、ゲート電極９の両側部に壁状に形成した絶縁性のサイドウォール１１と、ゲート電極９とを不純物注入マスクとし、半導体層２に対して不純物を注入することにより、該サイドウォール１１の下方にオフセット領域１０を形成し、オフセット領域１０の外側に、ソース領域１２及びドレイン領域１３を形成する。 - 特許庁

The semiconductor device comprises a semiconductor substrate, a first element region as a source/drain region having a gate electrode formed within the semiconductor substrate, an element region formed in the periphery of the first element region, and recessed portions formed to the two sides provided facing each other of the first element region having the element isolation region formed therein in the inside.例文帳に追加

半導体装置は、半導体基板と、前記半導体基板内に形成され、ゲート電極を有するソース／ドレイン領域としての第１の素子領域と、前記第１の素子領域の周囲に形成された素子分離領域と、前記第１の素子領域の対向する２辺に形成され、内部に前記素子分離領域が形成された凹部とを有する。 - 特許庁

The device comprises an impurity ion (5) disposed in an insulating region (6), a semiconductor region (8) adjacent to the insulating region, an electrometer (9) arranged to detect charge carriers (7) in the semiconductor region, and at least one control gate (10, 11, 12) configured to apply an electric field to the insulating region and the semiconductor region.例文帳に追加

デバイスは、絶縁領域（６）に配置された不純物イオン（５）と、絶縁領域に隣接した半導体領域（８）と、半導体領域における電荷キャリア（７）を検出するように配置された電子計（９）と、絶縁領域及び半導体領域に電界を印加するように構成された少なくとも１つの制御ゲート（１０、１１、１２）と、を含む。 - 特許庁

The high dielectric constant gate insulating film 3 has a first region 3a sectioned from the source layer 6 side end to the upper part of the channel region 2 while spaced apart from the semiconductor substrate 1, and a second region 3b other than the first region 3a wherein the atomic density of metal element in the first region 3a is higher than that in the second region 3b.例文帳に追加

この高誘電率ゲート絶縁膜３は、半導体基板１から離隔しつつソース層６側の端からチャネル領域２上方まで区画された第１領域３ａとこの第１領域３ａ以外の第２領域３ｂとを有し、第１領域３ａ内の金属元素の原子濃度が、第２領域３ｂ内の金属元素の原子濃度よりも高い。 - 特許庁

A method is provided, which includes steps of: covering a first region 1As over a conductive film, forming a mask film with an opening of a second region 1Ad adjacent to the first region, implanting impurity ions into the conductive film, and forming a gate electrode GE1 in a region including a boundary between the first region and second region by selectively removing the conductive film.例文帳に追加

導電性膜上に第１領域１Ａｓを覆い、第１領域と隣接する第２領域１Ａｄを開口したマスク膜を形成し、導電性膜中に不純物イオンを注入し、導電性膜を選択的に除去することにより、第１領域と第２領域との境界を含む領域にゲート電極ＧＥ１を形成する。 - 特許庁

The boundary between the n-type well region NWR and the p-type well region PLD is arranged at a position closer to the first p-type impurity region PR than an end part of the gate electrode GE on the side close to the first p-type impurity region PR.例文帳に追加

上記ｎ型ウェル領域ＮＷＲとｐ型ウェル領域ＰＬＤとの境界部は、ゲート電極ＧＥの、第１のｐ型不純物領域ＰＲに近い側の端部よりも、第１のｐ型不純物領域ＰＲに近い位置に配置される。 - 特許庁

The thickness varying region 15 corresponds to a portion of the epitaxial layer 1 contacting a side surface of the well region 4 and the upper portion of the well region 4 in the vicinity of the contacting portion, and the thickness of the gate insulating film 3 in the region is thicker than the thin film part 3a.例文帳に追加

膜厚変化領域１５は、エピタキシャル層１のウエル領域４の側面に接する部分および、当該部分近傍のウエル領域４の上部に相当する領域であり、そこでの、ゲート絶縁膜３の厚さは薄膜部３ａよりも厚くなっている。 - 特許庁

A low-concentration diffusion region is such that a first part 3a coming into contact with the element isolation region 6 is as deep as or shallower than the element isolation region 6, and a second part 3b on a side of a gate electrode 1 as compared with the first part 3a is deeper than the element isolation region 6.例文帳に追加

低濃度拡散領域は、素子分離領域６に接する第１部分３ａは素子分離領域６と同じ深さであるか又はそれよりも浅く、第１部分３ａよりもゲート電極１側の第２部分３ｂは素子分離領域６よりも深い。 - 特許庁

A high-resistance forming region in the well region 11, having a risk of being implanted with an N-type impurity in a gate electrode 9 longer direction extended line, is a high-resistance forming region A2, that is narrower than a conventional high resistance forming region A1.例文帳に追加

ゲート電極９の長手方向延長線上においてＮ型の不純物が注入される恐れのあるウェル領域１１である高抵抗形成領域を、従来の高抵抗形成領域Ａ１より狭い高抵抗形成領域Ａ２とすることができる。 - 特許庁

The body-contacting region 30 is provided in the field region 20B on the side of the second portion 24B2 of the L-shaped gate 25 opposite to the first portion 24B12, and a low-resistance layer 29 is formed on the surfaces of the source region 28A and body-contacting region 30.例文帳に追加

Ｌ型ゲート２５の第２部分２４Ｂ２を挟んで第１部分２４Ｂ１２とは反対側のフィールド領域２０Ｂにボディコンタクト領域３０が設けられ、ソース領域２８Ａとボディコンタクト領域３０との表面に低抵抗層２９が形成されている。 - 特許庁

A small square dummy patterns in a lower layer and a higher layer Ds2 are disposed over a wide region of a space between patterns serving as elements in a product region PR and a scribe region SR (active region L1, L2, L3, gate electrode 17 and the like).例文帳に追加

また、製品領域ＰＲおよびスクライブ領域ＳＲの素子として機能するパターン（活性領域Ｌ１，Ｌ２，Ｌ３、ゲート電極１７等）のパターン間スペースが広い領域に下層の小面積ダミーパターンと上層の小面積ダミーパターンＤｓ２を配置する。 - 特許庁

A small square dummy pattern in a lower layer and a small square dummy pattern Ds2 in the higher layer are disposed over a wide region of space between patterns serving as elements in a product region PR and a scribe region SR (active region L1, L2, L3, gate electrode 17 and the like).例文帳に追加

また、製品領域ＰＲおよびスクライブ領域ＳＲの素子として機能するパターン（活性領域Ｌ１，Ｌ２，Ｌ３、ゲート電極１７等）のパターン間スペースが広い領域に下層の小面積ダミーパターンと上層の小面積ダミーパターンＤｓ２を配置する。 - 特許庁

An island-like silicon layer formed in an insulating layer is formed as an element forming region 22, gate electrodes 26 are formed on a front surface of the region 22, a source region 28 is formed on one of the electrode 26, and the other is formed on a drain region 30.例文帳に追加

絶縁層中に形成した島状のシリコン層を素子形成領域２２とし、当該素子形成領域２２表面にゲート電極２６を形成し、当該ゲート電極２６の一方にソース領域２８を、他方にドレイン領域３０を形成した。 - 特許庁

The semiconductor device includes an insulation substrate 11, a semiconductor layer 30A including a channel region 33A, a source region 34A and a drain region 35A which are supported by the insulation substrate 11, and a gate electrode 51 for controlling conductivity of the channel region 33A.例文帳に追加

本発明の半導体装置は、絶縁基板１１と、絶縁基板１１に支持されたチャネル領域３３Ａ、ソース領域３４Ａおよびドレイン領域３５Ａを含む半導体層３０Ａと、チャネル領域３３Ａの導電性を制御するゲート電極５１とを有する。 - 特許庁

A reverse breakdown voltage Vr of a diode constituted between the anode contact region 8 and the drain/ cathode region 2 is made lower than an drain/source blocking voltage BVdss of a power MOS which is constituted of the drain/cathode region (NBL) 2, gate structure 18, and source region 5.例文帳に追加

アノードコンタクト領域８とドレイン・カソード兼用領域２との間に構成されるダイオードの逆方向降伏電圧Ｖrが、ドレイン・カソード兼用領域（ＮＢＬ）２、ゲート構造１８及びソース領域５からなるパワーＭＯＳのドレイン−ソース間耐圧ＢＶdssよりも低い。 - 特許庁

A body region is formed in the single crystal Si layer below the gate electrode, a body contact region 26 joined to the body region for electrical connection is formed in the single crystal Si layer, and one portion of the body contact region is positioned at the lower portion of the hammer head.例文帳に追加

ゲート電極下の単結晶Ｓｉ層にはボディー領域が形成され、ボディー領域に繋げられ電気的に接続されたボディーコンタクト領域２６が単結晶Ｓｉ層に形成され、ボディーコンタクト領域の一部は前記ハンマーヘッド部分の下方に位置する。 - 特許庁

Then, a p-type diffusion region 4a is formed on the surface of the n-type semiconductor layer 2 at least on the side of the gate region 3 of the drain region 4 and a drain electrode 7 is formed, so as to be connected to the p-type diffusion region 4a.例文帳に追加

そして、ドレイン領域４の少なくともゲート領域３側におけるｎ形半導体層２の表面にｐ形の拡散領域４ａが形成され、そのｐ形拡散領域４ａに接続されるようにドレイン電極７が形成されている。 - 特許庁

To provide a thin-film transistor such that the thickness of a gate insulating layer is easily made thick and semiconductor characteristics of a channel layer region are prevented from deteriorating caused by the influence of the gate insulating layer.例文帳に追加

ゲート絶縁層の厚さを大きくすることが容易であり、ゲート絶縁層の影響によるチャネル層の半導体特性の劣化が防止された薄膜トランジスタを提供する。 - 特許庁

Concretely speaking, the back gate region 12 is rectangular in a plan view, and is adjacent to the gate electrode 20 at a set of two opposing sides in the four peripheral sides, thus suppressing the generation of the parasitic bipolar transistor operation by the breakdown current.例文帳に追加

具体的には、バックゲート領域１２は、平面視で矩形をしており、その周囲の４辺のうち１組の対向する２辺においてゲート電極２０に隣接している。 - 特許庁

To prevent short circuiting between a gate electrode and a source electrode, in a process of forming gate section and an active section of a trench lateral power MOSFET where an extended drain region is formed in a trench.例文帳に追加

拡張ドレイン領域をトレンチ内部に形成したトレンチラテラルパワーＭＯＳＦＥＴのゲート部と活性部を形成する工程において、ゲート電極とソース電極との短絡を防止する。 - 特許庁