「gate region」に関連した英語例文の一覧と使い方(32ページ目) - Weblio英語例文検索

No dummy pattern is formed in the region within the predetermined distance on both sides of the second gate electrode.例文帳に追加

ダミーパターンは、第２のゲート電極の両側方における所定の距離以内の領域には形成されていない。 - 特許庁

Thereby, electric charges by basic hot electrons are injected in a floating gate electrode 3 form the first well region.例文帳に追加

これにより、第１ウエル領域から浮遊ゲート電極３へ基板ホットエレクトロンによる電荷を注入する。 - 特許庁

The first and second gate electrodes share the same source/drain region to form first and second transistors.例文帳に追加

第１と第２ゲート電極は、同一のソース／ドレイン領域を共有し、第１と第２トランジスタが形成される。 - 特許庁

The gate electrode 3 is formed to cover a channel region 2d and functions as a mask during implantation of impurities.例文帳に追加

ゲート電極３は、チャネル領域２ｄを覆うように形成され、不純物の注入時にマスクとして機能する。 - 特許庁

To obtain a method for manufacturing a semiconductor device for shallowly forming the extension region of a transistor in insulation gate structure.例文帳に追加

絶縁ゲート構造のトランジスタのエクステンション領域を浅く形成可能な半導体装置の製造方法を得る。 - 特許庁

Meanwhile, a portion constituting the first bottom 16b_1 of the gate trench functions as a sub-channel region 10e.例文帳に追加

一方、ゲートトレンチの第１の底部１６ｂ_１を構成する部分は、副チャネル領域１０ｅとして機能する。 - 特許庁

Injecting sidewalls 42 are formed outside the gate electrodes to demarcate an injecting region 44 in the substrate 12.例文帳に追加

打ち込み側壁(４２)がゲート電極(２２)の外側に形成され、基板(１２)に打ち込み領域(４４)を画定する。 - 特許庁

The gate electrode 6a is overlapped such that it is faced with the channel region 40 and COLD regions 41 and 42.例文帳に追加

ゲート電極６ａはチャネル領域４０とＧＯＬＤ領域４１，４２と対向するようにオーバラップしている。 - 特許庁

To suppress the variation in the width of a gate electrode by eliminating a difference in level between STI and ACTIVE in a transistor region.例文帳に追加

トランジスタ領域のＳＴＩとＡＣＴＩＶＥの段差を解消し、ゲート電極幅のバラツキを抑制する。 - 特許庁

Moreover, in this structure, side surface of the projection of the substrate under both right and left ends of the gate electrode is formed as the offset region.例文帳に追加

さらに、ゲート電極の左右両端部下の基板の凸部側面をオフセット領域とする構造にした。 - 特許庁

A contact hole 76 is formed on the channel region to the gate electrode layer 73 of a MOS capacitor which constitutes a fuse.例文帳に追加

ヒューズを構成するＭＯＳキャパシタのゲート７３に対してチャネル領域上でコンタクト７６を設ける。 - 特許庁

The second region is covered with the mask pattern and the sidewall spacer on the sidewall of the first gate mask pattern is removed.例文帳に追加

第２の領域を、マスクパターンで覆い、第１のゲートマスクパターンの側壁上のサイドウォールスペーサを除去する。 - 特許庁

A low-concentration region 25 kept in contact with the active layer 22, an intermediate region 24, a drain region 23d, an intermediate region 24, and a low-concentration region 25 are arranged in the substrate 2 in this sequence in the direction of a line extending from the gate electrode 29 to the drain electrode 28.例文帳に追加

また、基板２内において、ゲート電極２９からドレイン電極２８に向かう方向に、活性層２２に接する低濃度領域２５と、中間領域２４と、ドレイン領域２３ｄと、中間領域２４と、低濃度領域２５とがこの順に配置されている。 - 特許庁

The image sensor comprises a first conductivity-type substrate region, a second conductivity-type photodiode region located in the substrate, a first conductivity-type HAD region located on the surface of the substrate over the photodiode region, and a transfer gate located on the surface of the substrate adjacent to the HAD region.例文帳に追加

第１導電型の基板領域と、基板に位置した第２導電型のフォトダイオード領域と、フォトダイオード領域上で、基板の表面に位置した第１導電型のＨＡＤ領域と、ＨＡＤ領域に隣接して基板の表面上に位置したトランスファゲートとを含むイメージセンサーである。 - 特許庁

The transistor 13 for switching is constituted in such a manner that a second conductivity type source region 13S and a drain region 13D are formed on the semiconductor substrate 11 and a gate electrode 13G is formed via an insulation layer 12a on the region between the source region 13S and the drain region 13D.例文帳に追加

スイッチング用トランジスタ１３は、半導体基板１１上に第２導電型のソース領域１３Ｓおよびドレイン領域１３Ｄを形成し、ソース領域１３Ｓとドレイン領域１３Ｄの間の領域上に絶縁層１２ａを介してゲート電極１３Ｇを形成して構成する。 - 特許庁

The field effect transistor 1 is obtained by forming a source region 104 and a drain region 105 on a silicon substrate 101, and laminating in order an insulating film 102a, a PCMO film 102b, and a gate electrode 103 on a region put between the source region 104 and the drain region 105.例文帳に追加

シリコン基板１０１上にソース領域１０４とドレイン領域１０５を形成すると共にソース領域１０４とドレイン領域１０５とに挟まれた領域上に順次、絶縁膜１０２ａ、ＰＣＭＯ膜１０２ｂ、ゲート電極１０３を積層して、電界効果トランジスタ１とする。 - 特許庁

The semiconductor device comprises a first offset drain region 7 located at the lower part of one end of a gate electrode 5 as an offset drain region, and a second offset drain region 9 located between the first offset drain region 7 and an n^+-type drain region 11.例文帳に追加

本発明の半導体装置では、オフセットドレイン領域として、ゲート電極５のうちの一方の端部の下方に位置する第１オフセットドレイン領域７と、第１オフセットドレイン領域７とＮ^+型ドレイン領域１１との間に位置する第２オフセットドレイン領域９とを備える。 - 特許庁

An IGBT element region 8b having a plurality of gate electrodes 18, a diode element region 6b surrounding a periphery of the IGBT element region 8b, and a nonactive region 2 surrounding a periphery of the diode element region 6b are formed on the semiconductor substrate 36 of the semiconductor device 10.例文帳に追加

半導体装置１０の半導体基板３６には、複数のゲート電極１８を有するＩＧＢＴ素子領域８ｂと、ＩＧＢＴ素子領域８ｂの周囲を囲んでいるダイオード素子領域６ｂと、ダイオード素子領域６ｂの周囲を囲んでいる非活性領域２と、が形成されている。 - 特許庁

The field-effect transistor formed on a substrate 1 has a first compound semiconductor layer which has a source region 4, a drain region 5 and a fin-form region 6 formed between the source and drain regions, and a gate electrode 7 so formed on the surface of the fin-form region 6 as to override this fin-form region 6.例文帳に追加

基板１上に形成され、ソース領域４、ドレイン領域５およびこれらの間に形成されるフィン状領域６を有する第１の化合物半導体層と、フィン状領域６の表面に、このフィン状領域６をまたぐように形成されたゲート電極７を備える。 - 特許庁

The source region 32 of the third semiconductor element 3 is connected to a p+ region 24 through a wiring 50 and connected to the body region (p-form region) 20 of the second semiconductor element 2, while the gate region 33 of the third semiconductor element 3 is connected to the terminal 45 of pulse Vpulse.例文帳に追加

さらに、第３の半導体素子３のソース領域３２が、配線５０を通じてｐ^＋ 領域２４に接続されて、第２の半導体素子２のボディ領域（ｐ形領域）２０に接続され、第３の半導体素子３のゲート領域３３が、パルスＶｐｕｌｓｅ の端子４５ に接続される。 - 特許庁

Each of the first LDMOS element 1 and the second LDMOS element 4 includes a gate, a drain region of a first conductivity type, a body region of a second conductivity type, and an element isolation region formed between the drain region of the first conductivity type and the body region of the second conductivity type.例文帳に追加

第１ＬＤＭＯＳ素子１および第２ＬＤＭＯＳ素子４は、それぞれゲート、第１導電型のドレイン領域、第２導電型のボディ領域、及び第１導電型のドレイン領域と第２導電型のボディ領域との間に形成された素子分離領域を備える。 - 特許庁

An improved split gate type non-volatile memory cell having in a substrate a second conductivity first region, a second conductivity second region, and a channel region between the first region and the second region is formed in a substantially single crystal substrate of the first conductivity type.例文帳に追加

基板内の第２の電導型の第１の領域と、第２の電導型の第２の領域と、第１の領域と第２の領域との間のチャネル領域とを有する、改善されたスプリット・ゲート型不揮発性メモリ・セルが、第１の導電型の実質的に単結晶の基板内に作製される。 - 特許庁

Then the dummy gate DG is removed, and a charge storage film and a memory gate electrode are formed in order at a place where the dummy gate DG has been disposed to form a structure having the memory source-drain region SDm disposed at a lower part in the side of the memory gate electrode.例文帳に追加

その後ダミーゲートＤＧを除去し、ダミーゲートＤＧが配置されていた箇所に、電荷蓄積膜とメモリゲート電極とを順に形成することで、メモリゲート電極の側方下部にメモリソース・ドレイン領域ＳＤｍが配置された構造を形成する。 - 特許庁

In a method for manufacturing a semiconductor device having a gate insulating film, after the dummy gate pattern has been formed in a gate forming region on a semiconductor substrate, a first film is formed on the semiconductor substrate except for the dummy gate pattern, and a second film is formed on the first film, sequentially.例文帳に追加

ゲート絶縁膜を有する半導体装置の製造方法において、半導体基板上のゲート形成領域にダミーゲートパターンを形成した後、ダミーゲートパターンを除いた半導体基板上に第１の膜と、第１の膜上に第２の膜とを順次形成する。 - 特許庁

A channel-doped layer 123 is formed in a well layer 121 which is the lower layer to the gate electrode 29A of a MOS transistor T51, and a nitrogen inlet region N11 is formed in the gate electrode 29A and near a junction interface between the gate electrode 29A and the gate oxide film 25A.例文帳に追加

ＭＯＳトランジスタＴ５１のゲート電極２９Ａの下層のウエル層１２１内には、チャネルドープ層１２３が形成され、ゲート電極２９Ａ内には、ゲート酸化膜２５Ａとの接合界面近傍に窒素導入領域Ｎ１１が形成されている。 - 特許庁

In the vertical MOS transistor and its manufacturing method, when a gate voltage is applied to a gate electrode 9a, a channel is so formed along a trench 4 in a body region 3 that an electron current flows from a drain layer 1 to a source layer 7.例文帳に追加

ゲート電極9aにゲート電圧が印加されると、トレンチ4に沿ってボディ領域3にチャネルが形成され、ドレーン層1からソース層7に電子電流が流れる。 - 特許庁

At least an area on the side of a gate insulating film 2 in a gate electrode area of a unipolar transistor is formed as a void region 4 that is closed in four directions along the channel width direction.例文帳に追加

ユニポーラトランジスタのゲート電極領域の少なくともゲート絶縁膜２側の領域を、チャネル幅方向に沿った上下左右が閉鎖された空洞領域４とする。 - 特許庁

To provide a semiconductor device for increasing the density of impurities in a source/drain region and a gate electrode and suppressing a gate leak current, and to provide a manufacturing method of the semiconductor device.例文帳に追加

ソース・ドレイン領域及びゲート電極を高不純物密度化し、且つゲートリーク電流を抑制した半導体装置及びその製造方法を提供する。 - 特許庁

The n-type FET 10 includes n-type impurity diffusion layers 12, 13, a p-type impurity implantation region 14, a gate insulation film 15, and a gate electrode 16.例文帳に追加

Ｎ型ＦＥＴ１０は、Ｎ型不純物拡散層１２，１３、Ｐ型不純物注入領域１４、ゲート絶縁膜１５、およびゲート電極１６を含んでいる。 - 特許庁

An impurity diffusion region 24F in an outermost end is cut to a plurality of division diffusion regions 26A, 26B, 26C in a gate width wise direction 40 of a gate electrode.例文帳に追加

最端部の不純物拡散領域２４Ｆは、ゲート電極のゲート幅方向４０で複数の分割拡散領域２６Ａ，２６Ｂ，２６Ｃに分断されている。 - 特許庁

Memory transistors M11, etc., comprise charge storage means which are, in a gate insulating film between a substrate surface and a gate electrode, discretized in the plane facing a channel formation region.例文帳に追加

メモリトランジスタＭ１１，…は、基板表面とゲート電極間のゲート絶縁膜内にチャネル形成領域と対向する面内で離散化されている電荷蓄積手段を有する。 - 特許庁

With an Si substrate 11 prepared, there are formed an element separating insulating film 12 enclosing an N-type active region, a dummy gate insulating film 15, a first dummy gate electrode 16 and the like.例文帳に追加

Ｓｉ基板１１を用意し、Ｎ型活性領域を囲む素子分離用絶縁膜１２、ダミーゲート絶縁膜１５、第１ダミーゲート電極１６等を形成する。 - 特許庁

Drain/source diffused layers 3 facing each other with a channel region 4 between are formed on a p-type silicon substrate 1, and a gate electrode 6 is formed via a gate insulating film 5.例文帳に追加

ｐ型シリコン基板１に、チャネル領域４を挟んで対向するドレイン、ソース拡散層３が形成され、ゲート絶縁膜５を介してゲート電極６が形成される。 - 特許庁

On a channel area 12 of an element region 11, a gate electrode 14 is provided through a gate oxidized film 13, and insulated sidewalls 16 are provided on both sides.例文帳に追加

素子領域１１のチャネル領域１２上にゲート酸化膜１３を介してゲート電極１４、その両側部に絶縁性のサイドウォール１６が設けられている。 - 特許庁

One means is as follows: a silicon region outside a gate is converted into an oxide 44, while a silicon/ledge 46 adjacent to the gate 58 is protected with a first spacer having a first width.例文帳に追加

第１に、ゲート５８に隣接するシリコン・レッジ４６を第１の横幅を有する第１のスペーサで保護しながら、ゲートの外部のシリコン領域を酸化物４４に変換する。 - 特許庁

Capacitance of the capacitor 18 is smaller than that of a capacitor component formed in a semiconductor region of a gate electrode G of a switching structure 12 and the gate insulating film.例文帳に追加

コンデンサ１８の容量は、スイッチング構造１２のゲート電極Ｇとゲート絶縁膜と半導体領域で形成されるコンデンサ成分の容量よりも小さい。 - 特許庁

When a gate voltage is applied to a gate electrode 9a, a channel is formed along a trench 4 in a body region 3, and an electron current is made to flow from a drain layer 1 to a source layer 7.例文帳に追加

ゲート電極9aにゲート電圧が印加されると、トレンチ4に沿ってボディ領域3にチャネルが形成され、ドレイン層1からソース層7に電子電流が流れる。 - 特許庁

Also since the gate electrode layer 17D acts to add resistance components to gate/drain capacitance, capacitance reduction in the high-frequency region can be attained.例文帳に追加

また、ゲート電極層１７Ｄは、ゲート−ドレイン間容量に対して抵抗成分を付加するように作用するので、高周波領域での容量低減が可能となる。 - 特許庁

When performing impurity doping, the underlaid region of the gate electrode is not doped, and the regions approximating to the gate electrode become high-resistance regions 111, 112 having low impurity concentrations.例文帳に追加

不純物ドーピングをおこなうと、ゲイト電極の下部にはドーピングされず、ゲイト電極に近い領域では、不純物濃度の低い高抵抗領域１１１，１１２となる。 - 特許庁

The poly-Si layer 107 and a-Si layer 108 are formed on a gate electrode 103 and a gate insulating film 104 to form an active region.例文帳に追加

ゲート電極１０３およびゲート絶縁膜１０４の上にｐｏｌｙ−Ｓｉ層１０７とａ−Ｓｉ層１０８が積層されてアクティブ領域が形成されている。 - 特許庁

The first gate electrode 21 and the second gate electrode 22 are provided at both side walls of a first node electrode 41 which is a contact of the first common source-drain region 30.例文帳に追加

第１ゲート電極２１及び第２ゲート電極２２は、第１共通ソース・ドレイン領域３０のコンタクトである第１ノード電極４１の両側壁に設けられている。 - 特許庁

Many emitters 14 are electrically connected with the substrate 1, and an electron emission region is formed from these and the gate electrode 10 insulated by the gate insulating film 8.例文帳に追加

多数のエミッタ１４は基板１と電気的に接続されており、これとゲート絶縁膜８で絶縁されたゲート電極１０と共に電子放出領域を形成する。 - 特許庁

To restrain a gate leakage current from occurring between a gate electrode and a transistor operating region, so as to obtain a compound semiconductor device of high reliability.例文帳に追加

この発明は、ゲート電極とトランジスタ動作領域間でのゲートリーク電流を抑制するとともに、信頼性が高い化合物半導体装置を提供することを目的とする。 - 特許庁

A LOCOS oxide film 3, N-type well region 5, gate oxide film 9, gate electrode 11 and source/drain regions 13 are formed on a P-type semiconductor substrate 1.例文帳に追加

Ｐ型半導体基板１に、ＬＯＣＯＳ酸化膜３、Ｎ型ウエル領域５、ゲート酸化膜９、ゲート電極１１並びにソース及びドレイン領域１３が形成されている。 - 特許庁

The gate electrode is formed as a split gate electrode split by a slit and a first p-type impurity region is provided on a surface of an n-type semiconductor layer almost at the center of the slit.例文帳に追加

ゲート電極はスリットで分離された分離ゲート電極とし、スリットの略中央のｎ−型半導体層表面に第１ｐ型不純物領域を設ける。 - 特許庁