「gate region」に関連した英語例文の一覧と使い方(88ページ目) - Weblio英語例文検索

The solid state imaging device includes a floating diffusion portion (FD portion) 114 to accumulate signal charges, and an output circuit 140 to output a signal corresponding to the signal charges of the FD portion, wherein a part of a gate electrode 124a of a first stage transistor 124 constituting the output circuit 140 is arranged so as to contact an impurity diffusion region 117 constituting the FD portion 114.例文帳に追加

固体撮像素子において、信号電荷を蓄積するフローティングディフージョン部（ＦＤ部）１１４と、該ＦＤ部の蓄積電荷に応じた信号を出力する出力回路１４０とを備え、該出力回路１４０を構成する初段トランジスタ１２４のゲート電極１２４ａを、その一部が、該ＦＤ部１１４を構成する不純物拡散領域１１７に接触するように配置した。 - 特許庁

When regions 6a and 6b, where the impurities of different concentration or the impurities of different types are partially implanted, exist in a polysilicon film 6 formed on a semiconductor substrate as shown in Fig. (b), the impurities of high etching rate are implanted (6c) in an etched region after a lithographic process for patterning a gate electrode, and the etching rate is made uniform.例文帳に追加

図３（ｂ）に示すように、半導体基板上に形成されたポリシリコン膜（６）に部分的に異なる濃度の不純物または異なる種類の不純物が注入された領域（６ａ及び６ｂ）がある場合に、図３（ｃ）に示すゲート電極をパターニングするためのリソグラフィー工程の後、エッチングする領域にエッチングレートの大きな不純物を注入し（６ｃ）、エッチングレートの均一化を図る。 - 特許庁

A hard mask layer pattern for demarcating a recess region is formed on a semiconductor substrate 310, a recess channel structure 340 is formed by selectively etching the semiconductor substrate with the hard mask layer pattern serving as an etching mask, the hard mask layer pattern is removed to expose the semiconductor substrate 310 including the recess channel structure 340, and a gate electrode 364 is formed so as to fill the recess channel structure.例文帳に追加

半導体基板３１０にリセス領域を画成するハードマスク層パターンを形成し、ハードマスク層パターンを食刻マスクに半導体基板を選択食刻してリセスチャンネル構造３４０を形成し、ハードマスク層パターンを除去してリセスチャンネル構造３４０を含む半導体基板３１０を露出し、リセスチャンネル構造を埋め込むゲート電極３６４を形成する。 - 特許庁

To provide a method for manufacturing a semiconductor device having a TAT(Trench Access Transistor) DRAM cell in which an impurity ion is implanted to a diffusion layer to prevent the impurity ion from penetrating a gate electrode and entering a channel region of a transistor, and to prevent, a concentration of impurity from increasing and a leakage current increasing when implanting the impurity ion into the diffusion layer of a transistor of TAT DRAM cell.例文帳に追加

ＴＡＴ・ＤＲＡＭセルのトランジスタの拡散層に不純物イオンを注入する際、不純物イオンがゲート電極を貫通して、トランジスタのチャネル領域にも進入し、不純物濃度が上昇してリーク電流が増加することがないように、拡散層に不純物イオンを注入するようにした、ＴＡＴ・ＤＲＡＭセルを有する半導体装置の作製方法を提供する。 - 特許庁

Although a limiting resistor for preventing inrush current to the capacitor C which is in discharge state at the time of start is not provided in a load driver 100, the controller 20 controls the gate voltage of a power MOSFET 40 in the system main relay SMR3 in a saturation region within such a range as the power MOSFET 40 does not exceed the maximum rated power.例文帳に追加

ここで、この負荷駆動装置１００においては、起動時に放電状態にあるコンデンサＣへの突入電流を防止するための制限抵抗が設けられていないところ、制御装置２０は、システムメインリレーＳＭＲ３のパワーＭＯＳＦＥＴ４０が最大定格電力を超えない範囲であって、かつ、飽和領域で動作するようにパワーＭＯＳＦＥＴ４０のゲート電圧を制御する。 - 特許庁

When gate electrodes 12 and 22 are formed, a first metal layer 31 of low etching rate is formed thin in one of two regions for forming first and second MOSFETs 10 and 20 under predetermined etching conditions and a second metal layer 32 of high etching rate is formed thick in the other region under those predetermined etching conditions, and then the first and second metal layers 31 and 32 are etched simultaneously.例文帳に追加

金属ゲート電極１２，２２を形成する際、第１，第２のＭＯＳＦＥＴ１０，２０を形成する領域に、一方には所定エッチング条件でエッチングレートの低い第１の金属層３１を薄く形成し、他方にはその所定エッチング条件でエッチングレートの高い第２の金属層３２を厚く形成して、第１，第２の金属層３１，３２を同時にエッチングする。 - 特許庁

In the photodetection apparatus having a TFT for reading charge converted by a conversion element for converting at least one of incident light or radiation to the charge on an insulation board, the insulation layer for preventing leakage among wires should be formed in a region other than the gate electrode of the TFT and the lower electrode of a photoelectric conversion element on the insulation board.例文帳に追加

絶縁基板に、入射した光又は放射線のうち少なくとも一方を電荷に変換する変換素子で変換された電荷を読み出すためのＴＦＴを有する検出装置において、絶縁基板上に、ＴＦＴのゲート電極および光電変換素子の下電極を除いた領域に配線間リークを防止するための絶縁層が形成されることを特徴とする。 - 特許庁

A method of manufacturing a semiconductor integrated circuit device having a MISFET comprises the steps of: covering a surface of a semiconductor substrate with an oxygen-absorbing film after forming a gate stack of a MISFET and a peripheral structure; performing annealing in that state to activate an impurity in a source-drain region; and subsequently removing the oxygen-absorbing film.例文帳に追加

本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。 - 特許庁

The NMOS transistor non-volatile semiconductor memory includes: first and second n-type diffusion layers 21, 22 formed as a source and a drain in a p-type silicon layer 20; a gate electrode 50 formed on a channel region CNL between the first and second n-type diffusion layers 21, 22 via an insulating film 30; and the charge storage layer 40 formed in the insulating film 30.例文帳に追加

ＮＭＯＳトランジスタ型の不揮発性半導体メモリは、Ｐ型シリコン層２０中にソース／ドレインとして形成された第１及び第２Ｎ型拡散層２１，２２と、第１及び第２Ｎ型拡散層２１，２２に挟まれたチャネル領域ＣＮＬ上に絶縁膜３０を介して形成されたゲート電極５０と、その絶縁膜３０中に形成された電荷蓄積層４０とを備える。 - 特許庁

In the method for manufacturing the organic thin-film transistor element wherein at least a gate electrode, an insulating layer, a source electrode, a drain electrode and an organic semiconductor layer are installed on a retaining member, after a process is performed wherein the surface of a region which is in contact with the organic semiconductor layer is subjected to plasma treatment previously, a process for arranging the organic semiconductor layer is included.例文帳に追加

支持体上に、少なくともゲート電極、絶縁層、ソース電極、ドレイン電極、有機半導体層を有する有機薄膜トランジスタ素子の製造方法において、該有機半導体層と接する部位の表面を予めプラズマ処理する工程の後、前記有機半導体層を設ける工程を有することを特徴とする有機薄膜トランジスタ素子の製造方法。 - 特許庁

In a method of manufacturing a semiconductor device having a BiCMOS, a base region 14 is formed through implantation of ions, then a thermal treatment, is carried out for recovering from defects caused by implantation of ions, and then an oxide film is formed near the end of a gate electrode 11 on the surface of a substrate 1 or an oxide film formed on the surface is improved in film quality by a thermal oxidation treatment.例文帳に追加

また、ＢｉＣＭＯＳを有してなる半導体装置の製造方法の場合、イオン注入法によってベース領域１４を形成した後、イオン注入による欠陥回復のための熱処理を施し、その後、熱酸化処理を施すことによって基板１表面のゲート電極１１端近傍に酸化膜を形成しあるいはここの酸化膜の膜質を改善する。 - 特許庁

To be more precise, the semiconductor device includes the SiC substrate, an Si epitaxial layer formed in the surface of the SiC substrate, the Si oxide film formed on the Si epitaxial layer, a gate electrode formed on the Si oxide film, a source region formed in the Si epitaxial layer, and a drain electrode connected to the SiC substrate.例文帳に追加

具体的には、本発明に係る半導体デバイスは、ＳｉＣ基板と；前記ＳｉＣ基板の表面に形成されたＳｉエピタキシャル層と；前記Ｓｉエピタキシャル層上に形成されたＳｉ酸化膜と；前記Ｓｉ酸化膜上に形成されたゲート電極と；前記Ｓｉエピタキシャル層内に形成されたソース領域と；前記ＳｉＣ基板に接続されたドレイン電極とを備えている。 - 特許庁

The flash memory element includes trenches formed in a predetermined region on the semiconductor substrate with a constant interval, embedded floating gates 112 formed by being embedded in the trenches, a plurality of element isolation films formed between the embedded floating gates, and a dielectric film 114 and a control gate 116 formed in the upper portion of the embedded floating gates 112.例文帳に追加

本発明のフラッシュメモリ素子は、半導体基板上の所定の領域に一定間隔で離隔されて形成されたトレンチと、上記トレンチを埋め込んで形成された埋め込みフローティングゲート１１２と、上記埋め込みフローティングゲート間に形成された複数の素子分離膜と、上記埋め込みフローティングゲート１１２の上部に形成された誘電体膜１１４及びコントロールゲート１１６含むものである。 - 特許庁

The integrated circuit device comprises a first conductivity type semiconductor layer, a plurality of semiconductor columnar parts extending outward from the semiconductor layer while defining a trench therebetween, gate structures in respective trenches, and at least one second conductivity type deep well region located beneath the bottom part of at least one trench defining at least one inactive gate structure therein and extending into the semiconductor layer between a pair of adjacent corresponding semiconductor columnar parts.例文帳に追加

集積回路装置は、第１導電型の半導体層と、この半導体層から外方に延在し、複数の互いに離間した半導体柱状部であって、これら半導体柱状部間にトレンチを規定している当該半導体柱状部と、各トレンチ内のそれぞれのゲート構造体と、少なくとも１つのトレンチの内部に少なくとも１つの不活性ゲート構造体を規定している当該少なくとも１つトレンチの底部の下側で且つ一対の隣接する対応の半導体柱状部間で前記半導体層内に延在するように位置する第２導電型の少なくとも１つの深い井戸領域とを具える。 - 特許庁

The semiconductor element comprises a semiconductor substrate, having a source/drain region, a gate electrode formed on the semiconductor substrate, a first IMD formed on the semiconductor substrate and having a first damascine pattern, a first barrier layer formed inside the damascine pattern, a first metal wiring formed on the first barrier layer, and a first metal cap layer formed inside the first damascine pattern.例文帳に追加

本発明による半導体素子は、ソース／ドレーン領域を有する半導体基板、前記半導体基板上に形成されたゲート電極、前記半導体基板上に形成されて，第１ダマシンパターンを有する第１のＩＭＤ、前記ダマシンパターン内に形成される第１バリア層、前記第１バリア層上に形成される第１金属配線、前記第１ダマシンパターン内に形成される第１メタルキャップ層、が含まれる。 - 特許庁

The FFS mode liquid crystal display includes a transparent common electrode, a conductive reflection structure formed in a structure to be connected to the transparent common electrode, and a transparent pixel electrode of a slit type having a large number of slits above the structure, wherein the transparent common electrode is formed on a region including a data line and a gate line and has a structure of connecting unit pixel regions to one another.例文帳に追加

本発明によるＦＦＳモード液晶表示装置は、透明共通電極と、透明共通電極と接続される構造で形成された導電性反射構造物と、その上部に多数のスリットを有するスリットタイプよりなる透明画素電極とを備え、透明共通電極は、データラインとゲートラインの上部を含む領域に形成され、各単位画素領域が互いに連結される構造を有する。 - 特許庁

Each of the first access transistor and the first transistor includes a semiconductor post which is formed on a substrate and extends vertically to the substrate surface, a gate electrode which is so formed as to enclose the semiconductor post in the direction parallel to the substrate surface, to form a channel region at the semiconductor post, and a source and drain connected respectively to a lower end or upper end of the semiconductor post.例文帳に追加

前記第１アクセストランジスタ及び前記第１トランジスタのそれぞれは、基板上に形成され、前記基板面に対して垂直に延びる半導体柱と、前記半導体柱を前記基板面に平行な方向で取り囲むように形成され、前記半導体柱にチャネル領域を形成させる、ゲート電極と、前記半導体柱の下端部又は上端部にそれぞれ接続されるソース及びドレインとを備える。 - 特許庁

The method for forming contact holes regardless of the coarseness and denseness of the gate electrode forming region comprises the steps of: depositing a BPSG film 4 on a semiconductor wafer on which transistors are formed; leveling the BPSG film; depositing an insulation film 5 on the BPSG film; and forming contact holes 8 extending to the semiconuctor wafer on the BPSG film and the insulation film.例文帳に追加

ゲート電極形成領域が疎な場合と密である場合があるとき、トランジスタが形成された半導体基板上にＢＰＳＧ膜４を堆積する工程と、ＢＰＳＧ膜を平坦化する工程と、ＢＰＳＧ膜上に絶縁膜５を堆積する工程と、ＢＰＳＧ膜および絶縁膜に半導体基板に達するコンタクトホール８を形成する工程と、を備えることを特徴とするコンタクトホールの形成方法を提供する。 - 特許庁

A crystal defect caused by the implantation of a fluorine ion can be recovered to decrease the leak level of the p-channel MOS transistor and a fluctuation in the leak by the steps of implanting a fluorine ion for forming the fluorine ion implantation region, implanting ion for forming a p-tyep LDD6, and heat treating before forming side walls of gate electrodes 3, 23 at temperatures not less than 900°C.例文帳に追加

フッ素イオン注入領域形成用のフッ素イオン注入、ｐ型ＬＤＤ６形成用のイオン注入後で、かつ、ゲート電極３，２３のサイドウォールの形成前に９００℃以上の熱処理を行うことにより、フッ素イオン注入による結晶欠陥を回復することが出来，その結果ｐチャネル型ＭＯＳトランジスタのリークレベルを低くすることができ，かつリークのばらつきも小さくできる。 - 特許庁

To provide an EPROM device which can improve datagram retention property in a single poly OTP (one time programmable) cell, and prevent leak of electron charged at a floating gate, and provide a semiconductor device which can secure the datagram retention property in the single poly OPT cell, and HCI and insulating properties in a transistor constituting a main chip in other regions except OTP cell region simultaneously, and its manufacturing method.例文帳に追加

シングルポリＯＴＰセルにおけるデータリテンション特性を向上させ、フローティングゲートに荷電された電子の漏れを防止できるＥＰＲＯＭ素子と、シングルポリＯＴＰセルにおけるデータリテンション特性を確保すると同時に、ＯＴＰセル領域を除いた他の領域でメインチップを構成するトランジスタにおけるＨＣＩ特性及び絶縁特性を確保できる半導体素子及びその製造方法を提供する。 - 特許庁

The nanowire transistor has at least one nanowire 13 provided with a core 13a which functions as a channel region, and an insulating shell 13b which covers the surface of the core 13a; a source electrode 14 and a drain electrode 15 which are connected to the nanowire 13; and a gate electrode 21 which controls conductivity in at least a part of the core 13a in the nanowire 13.例文帳に追加

本発明のナノワイヤトランジスタは、チャネル領域として機能するコア部分１３ａと、コア部分１３ａの表面を被覆する絶縁性シェル部分１３ｂとを有する少なくとも１本のナノワイヤ１３と、ナノワイヤ１３に接続されたソース電極１４及びドレイン電極１５と、ナノワイヤ１３におけるコア部分１３ａの少なくとも一部における導電性を制御するゲート電極２１とを備えたナノワイヤトランジスタである。 - 特許庁

To provide a semiconductor device that is constituted by forming a completely depleted MISFET transistor using an SOI layer and can set a threshold to a specified value while the sensitivity threshold to the fluctuation of the film thickness of the SOI layer is roughly maintained at the minimum value even when the impurity concentration in the channel region of a MISFET fluctuates by changing the back gate voltage depending on the impurity concentration.例文帳に追加

ＳＯＩ層を用いた完全空乏化ＭＩＳＦＥＴトランジスタを形成してなる半導体装置において、ＭＩＦＳＥＴのチャネル不純物濃度に依存して、バックゲート電圧を変化させることによって、不純物濃度が変動しても、ＳＯＩ膜厚バラツキに対するしきい値感度をほぼ極小に保ったままで、しきい値を規定する値にできるようにする半導体装置を提供することを目的とする。 - 特許庁

The first channel formation region and the second channel formation region include an oxide semiconductor, and the second electrode is directly connected to the second gate electrode.例文帳に追加

ソースまたはドレインの一方となる第１の電極と、ソースまたはドレインの他方となる第２の電極と、第１のチャネル形成領域に絶縁膜を介して重畳して設けられた第１のゲート電極と、を有する第１のトランジスタと、ソースまたはドレインの一方となる第３の電極と、ソースまたはドレインの他方となる第４の電極と、第２のチャネル形成領域が第２のゲート電極と第３のゲート電極との間に絶縁膜を介して設けられた第２のトランジスタと、を有するメモリセルを複数有し、第１のチャネル形成領域及び第２のチャネル形成領域は、酸化物半導体を含んでおり、第２の電極は、第２のゲート電極に直接接続されている記憶装置とする。 - 特許庁

The gate electrode 1-6 is formed in the exterior of the propagation region 1-5 of the surface acoustic wave which is emitted from the comb type electrodes 1-3 and 1-4, and propagated in the propagation layer.例文帳に追加

基板１−０と、圧電性を有する半導体材料からなる伝搬層１−１と、伝搬層１−１の表面に局所的に形成される一組ないしそれ以上の櫛形電極１−３、１−４と、伝搬層１−１の表面に局所的に形成されるゲート電極１−６からなり、上記ゲート電極１−６が櫛形電極１−３、１−４から放射され伝搬層を伝搬する表面弾性波の伝搬領域１−５の外部に形成される構成とする。 - 特許庁

Takauji entered Kyoto and chased Emperor Godaigo, Yoshisada NITTA fled to the Hokuriku region with Imperial Prince Tsuneyoshi placed as Emperor and died in battle at Fujishima of the Echizen Province attacked by ASHIKAGA troops in 1338, and "Taiheiki" makes a description of Koto no naishi at around that time as in the following: Koto no naishi, who parted from Yoshisada NITTA at Imakatata beside Lake Biwa and spent days sadly in Kyoto, was invited by Yoshisada NITTA and started for Hokuriku, but at Somayama (present Najo Town, Fukui Prefecture), she knew that he had died in a battle and became a (female) priest seeing his head hung on a prison gate. 例文帳に追加

尊氏が上京して後醍醐天皇を追い、新田義貞は恒良親王らを奉じて北陸地方へ逃れ、足利軍の攻勢により1338年に越前国藤島で戦死するが、『太平記』においては、琵琶湖畔の今堅田において別れ、京にて悲しみの日々を送っていた勾当内侍は新田義貞に招かれ北陸へ向かうが、杣山（福井県南条町）において新田義貞の戦死を知り、獄門にかけられた新田義貞の首級を目にして落飾して比丘尼になったと描かれている。 - Wikipedia日英京都関連文書対訳コーパス

The party of TAIRA no Masakado, who called himself 'Shinno' (new emperor) in the Kanto region in the Heian period, Takauji ASHIKAGA, who broke away from the Kenmu Restoration, which was initiated by Emperor Gotoba after the fall of the Kamakura bakufu (Japanese feudal government headed by a shogun), at the end of the Edo period, Choshu clan, which was brought down by the Coup of August 18 in 1864 (became choteki by firing at the Kyoto Imperial Palace in the Kin-mon Gate Incident, and was attacked by the bakufu in the conquest of Choshu, which led to two Bakucho Wars (wars between bakufu and Choshu)), Yoshinobu TOKUGAWA, the 15th Shogun, in the oseifukko (restoration of imperial power) (Japan) (Yoshinobu confined himself at the Ueno Kanei-ji Temple when he was deemed choteki), and the Edo bakufu side in the Boshin War (Aizu Clan, which was seen as the central force received concentrated attacks by the new government troops, and Yonezawa Clan, which strongly supported the Aizu Clan, faced serious charges despite their relatively early surrender) were considered choteki. 例文帳に追加

平安時代に関東地方において「新皇」を名乗った平将門一党や、鎌倉幕府滅亡後に後醍醐天皇によって開始された建武の新政から離反した足利尊氏、江戸時代末期には1864(元治元)の八月十八日の政変で失脚した長州藩（禁門の変で京都御所に発砲した事により朝敵となり、幕府による長州征伐を受けて二次にわたる幕長戦争が起こる）、王政復古(日本)により15代将軍徳川慶喜（慶喜は朝敵とされると上野寛永寺に謹慎した）、戊辰戦争においては江戸幕府側勢力（中心的勢力とみなされた会津藩は新政府軍から集中攻撃を浴び、会津藩を強く支持した米沢藩は、比較的早期に降伏したにもかかわらず、戦後重罪に処された）が朝敵とされた。 - Wikipedia日英京都関連文書対訳コーパス