「gate region」に関連した英語例文の一覧と使い方(30ページ目) - Weblio英語例文検索

Nitrogen is introduced into a surface on a side opposing to the channel region of the gate electrode layer 7 and the gate insulating layer 5, so that nitrogen distribution has a concentration peak at a boundary of the gate electrode layer 7 and the gate insulating layer 5, and has the highest concentration at the part touching the gate insulating layer 5 in the gate electrode layer 7.例文帳に追加

窒素濃度分布がゲート電極層７とゲート絶縁層５との境界において濃度ピークを有するように、かつゲート電極層７内においてはゲート絶縁層５に接する部分において最も高い濃度を有するように、ゲート電極層７のチャネル領域と対向する側の表面とゲート絶縁層５とには窒素が導入されている。 - 特許庁

A stripe or linear gate electrode dummy pattern 4 is inserted into the empty region 3 where an active region pattern 1 and a gate electrode pattern 2 are not provided among regions arranged with a circuit pattern, so that the gate electrode circumferential edge length per unit area of the total of the gate electrode pattern 2 and the gate electrode dummy pattern 4 is set within a specified range.例文帳に追加

回路パターンの配置領域のうち、活性領域パターン１及びゲート電極パターン２が設けられていない空き領域３に、短冊状又は線状のゲート電極ダミーパターン４を挿入し、それによってゲート電極パターン２とゲート電極ダミーパターン４との合計の単位面積当たりのゲート電極周縁長が所定の範囲に設定されるようにする。 - 特許庁

A semiconductor device comprises: a semiconductor substrate 101; an n-type well region 102 formed on the semiconductor substrate 101; and a p-channel MIS transistor which is formed on the n-type well region 102 and has a gate insulator film 104 and a gate electrode 120 including a lower gate electrode 105 and an upper gate electrode 106 formed on the lower gate electrode 105.例文帳に追加

半導体装置は、半導体基板１０１と、半導体基板１０１の上部に形成されたｎ型ウェル領域１０２と、ｎ型ウェル領域１０２上に形成され、ゲート絶縁膜１０４と、下部ゲート電極１０５、及び下部ゲート電極１０５上に形成された上部ゲート電極１０６を含むゲート電極１２０とを有するｐチャネル型ＭＩＳトランジスタとを備える。 - 特許庁

In a form of embodiment, the dual-gate semiconductor device contains a low-voltage region where a first gate dielectric are formed thereon and a diffusion barrier layer containing nitrogen and oxygen is formed on the first gate dielectric, and a high-voltage region where a second gate dielectric having a thickness thicker than that of the first gate dielectric is formed thereon and the diffusion barrier layer does not exist.例文帳に追加

１つの実施の形態では、デュアルゲート半導体装置は、上に第１のゲート誘電体が形成されており、該第１のゲート誘電体の上に窒素および酸素を含む拡散障壁層が形成されている低電圧領域と、第１のゲート誘電体より厚い厚さを有する第２のゲート誘電体が上に形成されており、前記拡散障壁層が無い高電圧領域と、を含む。 - 特許庁

The semiconductor device is equipped with: a semiconductor substrate; an active region formed in a tap region 40 of the semiconductor substrate; a transistor region 36; and a silicide wiring region 38; a gate electrode 21 formed on the silicide wiring region 38 down to the transistor region 36; and a metal silicide layer 44a provided on the active region.例文帳に追加

半導体装置は、半導体基板と、半導体基板のタップ領域４０、トランジスタ領域３６、及びシリサイド配線領域３８に形成された活性領域と、シリサイド配線領域３８上からトランジスタ領域３６上に亘って形成されたゲート電極２１と、活性領域上に設けられた金属シリサイド層４４ａとを備えている。 - 特許庁

The semiconductor device according to the present invention comprises: an active region 1 of a first conductivity type including a transistor structure comprised of a drain region 9, a source region 34, and a gate electrode 4; and a ring-shaped region 20 of the first conductivity type, wherein the ring-shaped region extends from a surface of the active region into the active region and substantially surrounds the transistor structure.例文帳に追加

本発明の半導体装置は、ドレイン領域９，ソース領域３４，ゲート電極４のトランジスタ構造を含む、第１伝導型の活性領域１と、第１伝導型の環形領域２０とを備え、上記環形領域が、上記活性領域の表面から活性領域内へ広がり、トランジスタ構造をほぼ取り囲んでいる。 - 特許庁

A method of fabricating a raised source/drain CMOS device, includes preparing a silicon substrate; depositing a layer of gate oxide; forming a gate placeholder; forming a raised source/drain region; implanting, activating and diffusing ions in the raised source/drain region to form a source region and a drain region; and replacing the gate placeholder with gate material.例文帳に追加

積み上げソース／ドレインＣＭＯＳデバイスを製造する方法は、シリコン基板を準備する工程と、ゲート酸化物層を堆積させる工程と、ゲートプレースホルダーを形成する工程と、積み上げソース／ドレイン領域を形成する工程と、上記積み上げソース／ドレイン領域中でイオンの注入、活性化および拡散を行なって、ソース領域およびドレイン領域を形成する工程と；上記ゲートプレースホルダーとゲート材料とを取り換える工程とを含む。 - 特許庁

A normally-off type transistor includes a first region of a III-V semiconductor material, a second region of the III-V semiconductor material on the first region, a third region of the III-V semiconductor material on the second region, and a gate electrode adjacent to at least one side wall of the third region.例文帳に追加

ノーマリーオフ型トランジスタは、ＩＩＩ−Ｖ半導体材料の第１の領域、第１の領域上のＩＩＩ−Ｖ半導体材料の第２の領域、第２の領域上のＩＩＩ−Ｖ半導体材料の第３の領域、および第３の領域の少なくとも１つの側壁に隣接するゲート電極を含む。 - 特許庁

After a mask 9 is formed at an nMOS formation region and a pMOS formation region, the mask 9 at the pMOS formation region is removed, and a prescribed amount of metal 11 is deposited at the nMOS formation region and the pMOS formation region, thus silicifying a gate electrode 3b at the pMOS formation region fully.例文帳に追加

ｎＭＯＳ形成領域とｐＭＯＳ形成領域にマスク９を形成した後、ｐＭＯＳ形成領域にあるマスク９を除去し、ｎＭＯＳ形成領域とｐＭＯＳ形成領域に所定量の金属１１を堆積して、ｐＭＯＳ形成領域のゲート電極３ｂをフルシリサイド化する。 - 特許庁

Thus, a capacity coupling efficiency of the floating gate is improved by applying a programming voltage to the control active region and erase active region to ground the reading active region, or by applying the programming voltage to the control active region and reading active region to ground the erase active region.例文帳に追加

これにより、制御活性領域及び消去活性領域にプログラミング電圧を印加し、読み取り活性領域を接地するか、または制御活性領域及び読み取り活性領域にプログラミング電圧を印加し、消去活性領域を接地して、浮遊ゲートの容量結合効率を向上させる。 - 特許庁

Thus it is possible to reduce a substrate-floating effect even if the gate electrode is microstructured, because the body-contact region is provided to draw excess carriers generated in the channel region through the body-contact region.例文帳に追加

このように、ボディコンタクト領域を設け、当該領域を介してチャネル領域に生じた過剰キャリアを引き抜くことで、ゲート電極を微細化しても、基板浮遊効果を低減することができる。 - 特許庁

In an S/D extension region forming process which is carried out after a gate electrode 4 is formed, a PMOS region is covered with a resist 5, As or P ion implanted into an NMOS region at a low acceleration speed.例文帳に追加

ゲート電極４が形成された後のＳ／Ｄエクステンション領域形成工程において、ｐＭＯＳ領域をレジスト５で覆い、ｎＭＯＳ領域にＡｓまたはＰの低加速注入を行う。 - 特許庁

The generation of a phenomenon can be prevented in which current leaks along the active layer 6 of the circumference of a gate electrode 18 between the source region 12 and the drain region 13 of the active layer 6 while detouring the channel region 11.例文帳に追加

活性層６のソース領域12とドレイン領域13との間でゲート電極18周辺の活性層６を伝ってチャネル領域11を迂回して電流がリークする現象の発生を防止できる。 - 特許庁

First thermal treatment (750°C) is performed in a nitrogen atmosphere to self-aligningly form silicide films 31, 32 and 33 (thickness: 30 nm each) on a gate region, a source region, and a drain region, respectively.例文帳に追加

窒素雰囲気中で１回目の熱処理（７５０℃）を行い，ゲート領域，ソース領域，およびドレイン領域にそれぞれ自己整合的にシリサイド膜３１，３２，３３（膜厚３０ｎｍ）を形成する。 - 特許庁

The breakdown voltage of the element region is set lower than the breakdown voltage (a breakdown voltage line 29) of the peripheral voltage-resistant region by applying a negative voltage to the trench gate electrode, and the breakdown voltage of the element region is measured.例文帳に追加

トレンチゲート電極に負の電圧を印加することによって、素子領域の耐圧を周辺耐圧領域の耐圧（耐圧直線２９）よりも低くし、素子領域の耐圧を測定する。 - 特許庁

To provide a semiconductor device which has an element isolation region by trench isolation, and which can eliminate a step difference between a surface of an element region of a semiconductor substrate and a surface of the element isolation region prior to formation of a gate electrode.例文帳に追加

トレンチ分離による素子分離領域を有する半導体装置において、ゲート電極形成前の半導体基板の素子領域の表面と、素子分離領域の表面との段差を無くす。 - 特許庁

The cell A has a P-type MIS transistor which includes a P-type source region 13PS, a P-type drain region 13PD, and a gate electrode 16A; and an N-type substrate contact region 13NSC.例文帳に追加

セルＡは、Ｐ型ソース領域１３ＰＳ及びＰ型ドレイン領域１３ＰＤと、ゲート電極１６Ａとを含むＰ型ＭＩＳトランジスタと、Ｎ型基板コンタクト領域１３ＮＳＣとを有している。 - 特許庁

The BOX region 102 is provided to near a perpendicular Lc down from the center of a gate structure part 130 and separates a drain region 112 and an extension drain region 108 from the p^- substrate 101.例文帳に追加

ＢＯＸ領域１０２は、ゲート構造部１３０の中心から下ろした垂線Ｌｃ付近まで設けられており、ドレイン領域１１２および拡張ドレイン領域１０８をｐ^-基板１０１から分離する。 - 特許庁

With the insulating film 22 and the resist film 24 remaining in the DRAM region as masks, a conductive layer 21 is etched to form a gate electrode in the DRAM region, as well as a peripheral circuit region.例文帳に追加

ＤＲＡＭ領域上に残存する絶縁膜２２とレジスト膜２４とをマスクとして導電層２１をエッチングして、ＤＲＡＭ領域上、および周辺回路領域上にゲート電極を形成する。 - 特許庁

The BOX region 102 is prepared to near a perpendicular line Lc taken down from the center of a gate electrode 110, separates a drain region 109 and an extended drain region 103 from the p^-substrate 101.例文帳に追加

ＢＯＸ領域１０２は、ゲート電極１１０の中心から下ろした垂線Ｌｃ付近まで設けられており、ドレイン領域１０９および拡張ドレイン領域１０３をｐ^-基板１０１から分離する。 - 特許庁

To provide a transistor having a metal silicide layer formed on the surface of a gate electrode and the surface of a heavily doped region and having a non-silicide region in a part of the heavily-doped region.例文帳に追加

ゲート電極表面と高濃度不純物領域表面とに金属シリサイド層が形成され且つ高濃度不純物領域の一部に非シリサイド領域が設けられたトランジスタを実現する。 - 特許庁

A second diffusion region 110 of a second conductivity type for electrically connecting a body region 106 of the second conductivity type to a first diffusion region 107 of the second conductivity type is provided between gate trenches 112.例文帳に追加

ゲートトレンチ１１２の間に、第２導電型のボディ領域１０６と第２導電型の第１拡散領域１０７とを導通する第２導電型の第２拡散領域１１０を設ける。 - 特許庁

Furthermore, the gate insulating film 5 is formed such that the concentration of hafnium and the concentration of aluminium are varied continuously in the border region 5c of a lower layer side region 5a and an upper layer side region 5b.例文帳に追加

また、ゲート絶縁膜５で、下層側領域５ａと上層側領域５ｂとの境界領域５ｃでは、ハフニウム濃度及びアルミニウム濃度は連続的に変化するように、形成されている。 - 特許庁

The method also includes a step of forming an element region 8, made of a source region 6 and a drain region 7 selectively diffusing arsenic (As) which is an n-type impurity at a high concentration on both sides of the gate electrode 5.例文帳に追加

また、ゲート電極５の両側には、Ｎ型不純物であるヒ素（Ａｓ）が高濃度に選択拡散されたソース領域６及びドレイン領域７からなる素子領域８が形成されている。 - 特許庁

A gate electrode 104 is formed so that the entire channel forming region 106 and portions adjacent to both sides of the channel forming region 106 in the source/drain forming region 107 are covered.例文帳に追加

チャネル形成領域１０６の全体、及びソース・ドレイン形成領域１０７のうちチャネル形成領域１０６の両側に隣接する部分を覆うようにゲート電極１０４が形成されている。 - 特許庁

The cathode region 11 of the diode and the drain region 5 of the LDMOS are formed in the same process, and the anode 14 of the diode and the back gate region 4 of the LDMOS are formed in the same process.例文帳に追加

ダイオードのカソード領域１１とＬＤＭＯＳのドレイン領域５とは同じ工程で形成され、ダイオードのアノード１４とＬＤＭＯＳのバックゲート領域４とは同じ工程で形成される。 - 特許庁

An n-type impurity region 28 is formed on a portion located at least at lower part of the gate insulator film 13a, of a portion that comes into contact with the element isolation region 32 in the active region 1a.例文帳に追加

活性領域１ａにおける素子分離領域３２に接する部分のうち少なくともゲート絶縁膜１３ａの下側に位置する部分に、ｎ型不純物領域２８が形成されている。 - 特許庁

A heat treatment (750°C) of a first time is performed in a nitrogen atmosphere, and the silicide films 31, 32 and 33 (film thickness is 30 nm) are formed in a self-aligning manner respectively in a gate region, a source region and a drain region.例文帳に追加

窒素雰囲気中で１回目の熱処理（７５０℃）を行い，ゲート領域，ソース領域，およびドレイン領域にそれぞれ自己整合的にシリサイド膜３１，３２，３３（膜厚３０ｎｍ）を形成する。 - 特許庁

The element comprises an element isolation film for defining a plurality of parallel active regions, a pair of control gate patterns arranged so as to intersect the active region, and a pair of selective gate patterns arranged so as to intersect the active region and to be between the control gate patterns in parallel thereto.例文帳に追加

この素子は複数個の平行な活性領域を限定する素子分離膜と、活性領域と交差して配置された一対の制御ゲートパターン及び活性領域と交差して制御ゲートパターンの間に平行に配置された一対の選択ゲートパターンとを有する。 - 特許庁

The transducer has a photodiode and an insulation gate-type transistor; the embedded region 8 of high impurity concentration for collecting charges generated in the photodiode is arranged, in a well 13 below the gate electrode of the transistor; and the embedded region 8 is self-matched with the source side end part of the gate electrode 2.例文帳に追加

フォトダイオードと絶縁ゲート型トランジスタを有し、そのトランジスタのゲート電極下方のウエル１３内に、フォトダイオードで発生した電荷を集めるための高不純物濃度の埋め込み領域８を設け、その埋め込み領域８をゲート電極２のソース側端部に自己整合させる。 - 特許庁

The MOS capacitor uses an n-type diffusion region 2 formed on the top face of a p-type silicon substrate 1 as a bottom electrode, a gate insulation film 3 formed above the n-type diffusion region 2 as a dielectric layer, and a gate electrode 4 formed on the gate insulation film 3 as a top electrode.例文帳に追加

ＭＯＳキャパシタは、Ｐ型シリコン基板１の上面部に形成されたＮ型拡散領域２を下部電極とし、その上に形成されたゲート絶縁膜３を誘電体層とし、当該ゲート絶縁膜３の上に形成されたゲート電極４を上部電極としている。 - 特許庁

The depth of a p-base region, between R-S which corresponds to the circular-arc section of the gate electrode 38, is shallower than the depth of a p-base region between Q-R which corresponds to the linear section of the gate electrode 38 in cross-section configurations in cutting-plane lines Q-R-S passing the gate electrode 38.例文帳に追加

ゲート電極３８を通る切断線Ｑ−Ｒ−Ｓにおける断面構成において、ゲート電極３８の弧状部分に対応するＲ−Ｓ間のｐベース領域の深さは、ゲート電極３８の直線状部分に対応するＱ−Ｒ間のｐベース領域の深さよりも浅い。 - 特許庁

The semiconductor device comprises a transistor formed by a diffusion layer 103 and gate polysilicon 104 that becomes a gate electrode, an element separation region using a LOCOS oxide film 102, net-like gate polysilicon wiring 101 formed at the element separation region, and metal film wiring 105 arranged on the upper layer.例文帳に追加

拡散層１０３とゲート電極となるゲートポリシリ１０４により形成されたトランジスタと、ＬＯＣＯＳ酸化膜１０２を用いた素子分離領域と、素子分離領域に形成された、網目状のゲートポリシリ配線１０１と、この上層に配置された金属膜の配線１０５とを備える。 - 特許庁

The semiconductor device has a semiconductor substrate 101, a p-type active region 110 formed at the top of the semiconductor substrate 101, a gate insulating film 150 formed on the p-type active region 101, and a gate electrode 106 formed on the gate insulating film 150.例文帳に追加

半導体装置は、半導体基板１０１と、半導体基板１０１の上部に形成されたｐ型活性領域１１０と、ｐ型活性領域１１０の上に形成されたゲート絶縁膜１５０と、ゲート絶縁膜１５０の上に形成されたゲート電極１０６とを有している。 - 特許庁

An insulation layer capable of discharging oxygen by heating is formed in contact with an oxide semiconductor layer, and by applying light on a gate electrode or a metal layer formed in a region overlapping the gate electrode, oxygen is added in the oxide semiconductor layer in the region overlapping the gate electrode.例文帳に追加

酸化物半導体層に接して、加熱により酸素の放出が可能な絶縁膜を形成し、ゲート電極又はゲート電極と重なる領域に形成された金属層に光照射を行うことで、ゲート電極と重なる領域の酸化物半導体層中に酸素を添加する。 - 特許庁

Isolation of a source region and a drain region is performed simultaneously with formation of a local interconnect by the gate electrode sidewall conductive film 120 by removing the gate electrode sidewall conductive film 120 appropriately through anisotropic etching selective for the gate electrode sidewall insulating film 119.例文帳に追加

このゲート電極側壁導電膜１２０をゲート電極側壁絶縁膜１１９に対して選択性のある異方性エッチングにより適宜除去することにより、ソース領域とドレイン領域との分離及びゲート電極側壁導電膜１２０による局所配線の形成が同時に行なわれる。 - 特許庁

A second gate electrode 20 is provided on the second surface 14b via a second gate insulating film 21 so that one side of a second inversion layer 24 induced by application of a second gate voltage Vg2 contacts the second impurity region 16, and the other side is spaced apart from the first impurity region 15.例文帳に追加

第２ゲート電極２０は、第２ゲート絶縁膜２１を介して第２の面１４ｂに、第２ゲート電圧Ｖｇ２が印加されると生じる第２反転層２４の一側が第２不純物領域１６に接触し、他側が第１不純物領域１５から離間するように配設されている。 - 特許庁

The gate length of the gate elelctrode is not more than 30 nm, the distance between the impurity diffusion region and the gate electrode edge is not more than 10 nm, and a lateral distribution of an impurity concentration in the impurity diffusion region is not less than 1 order of magnitude/3 nm.例文帳に追加

前記ゲート電極のゲート長は３０ｎｍ以下であり、前記不純物拡散領域とゲート電極エッジとの距離は１０ｎｍ以下であり、前記不純物拡散領域における不純物濃度の横方向の分布は、１桁／３ｎｍ以上であることを特徴とする。 - 特許庁

A semiconductor device has a gate electrode, an oxide semiconductor layer having a channel forming region, and a gate insulating layer sandwiched between the gate electrode and the oxide semiconductor layer, wherein the nitrogen concentration contained in the channel forming region is ≤1×10^20 atoms/cm^3.例文帳に追加

ゲート電極と、チャネル形成領域を有する酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に挟まれたゲート絶縁層と、を有し、前記チャネル形成領域に含まれる窒素濃度は、１×１０^２０ａｔｏｍｓ／ｃｍ^３以下である半導体装置である。 - 特許庁

A semiconductor device comprises: a gate electrode 112 that is formed on an element region 101 of a semiconductor substrate via a gate insulating film 111; and source-drain regions 122 that are formed both sides of the gate electrode 112 in the element region 101 and contain an n-type impurity and carbon.例文帳に追加

半導体装置は、半導体基板の素子領域１０１の上にゲート絶縁膜１１１を介在させて形成されたゲート電極１１２と、素子領域１０１におけるゲート電極１１２の両側方に形成され、ｎ型不純物及び炭素を含むソースドレイン領域１２２とを備えている。 - 特許庁

A gate electrode 21 is assumed to be a pattern which extends from the gate insulating film 16 to an insulating film 13, such that at least on the gate insulating film 16 one edge overlaps on the ion implantation region 18 for connection, and the other end overlaps on an n-type impurity region 14.例文帳に追加

ゲート電極２１は、少なくともゲート絶縁膜１６上では一方縁部が接続用イオン注入領域１８上にかかり、かつ他方縁部がＮ型不純物領域１４上にかかるようゲート絶縁膜１６から絶縁膜１３にかけて延在させたパターンとする。 - 特許庁

A semiconductor device 10 is equipped with an element forming region 16 where a gate oxide film 14 is formed on a part of a P well 12, an STI 18 adjacent to the element forming region 16, and a polysilicon gate electrode 20 which is provided over the STI 18 and the gate oxide film 14.例文帳に追加

半導体装置１０は、Ｐウェル１２上の一部にゲート酸化膜１４が形成された素子形成領域１６と、素子形成領域１６に隣接するＳＴＩ１８と、ＳＴＩ１８とゲート酸化膜１４との上に跨って設けられたポリシリコンゲート電極２０とを備えている。 - 特許庁

A hollow structure 10 is formed between the lower part of a floating gate 9 and the impurity region on a P-type board 1, and a control gate 12 is formed on the surface of the floating gate 9 via an inter-polysilicon insulating film 11.例文帳に追加

フローティングゲート９下部とＰ型基板１上の不純物領域の間に中空構造１０を形成し、フローティングゲート９の表面にポリシリコン間絶縁膜１１を介してコントロールゲート１２を形成する。 - 特許庁

After forming a field relaxation oxide film 17 in correspondence with a region on one side wherein a first gate electrode for LDMOS is scheduled to be formed, a first gate oxide film 13 and a first gate electrode 15a are formed (d).例文帳に追加

ＬＤＭＯＳ用の第１ゲート電極の一側面の形成予定領域に対応して電界緩和用酸化膜１７を形成した後、第１ゲート酸化膜１３及び第１ゲート電極１５ａを形成する（ｄ）。 - 特許庁

The semiconductor device 100 has an extended insulation region 241 with a larger width than a gate insulation film 24 between the gate insulation film 24 and an insulating layer 23 (namely, in the corner perimeter of the lower side of a gate electrode 22).例文帳に追加

半導体装置１００は，ゲート絶縁膜２４と絶縁層２３との間（すなわち，ゲート電極２２の下側の角部周辺）に，ゲート絶縁膜２４よりも幅が大きい拡張絶縁領域２４１を有している。 - 特許庁