「gate region」に関連した英語例文の一覧と使い方(49ページ目) - Weblio英語例文検索

To achieve element isolation more securely while suppressing an increase in plane size of a semiconductor device when an element isolation region is shallower than a part of a low-concentration diffusion region nearby a gate electrode.例文帳に追加

素子分離領域が低濃度拡散領域におけるゲート電極近傍の部分より浅い場合に半導体装置の平面寸法の大型化を抑制しつつ素子分離をより確実に行う。 - 特許庁

Then, a surface layer of the base region 2 is removed until the surface of the base region 2 becomes lower than the interface between the gate electrode 5 and the interlayer insulation film 7 by etching to form a first recess 6.例文帳に追加

そして、エッチングによって、ベース領域２の表面がゲート電極５と層間絶縁膜７との界面より低い位置になるまで、ベース領域２の表面層を除去し、第１凹部６を形成する。 - 特許庁

In this MOS transistor 21, after an LOCOS oxide film 28 and a gate electrode 35 are formed on an epitaxial layer 23, an N+ type diffusion region 31 as the drain lead-out region is formed.例文帳に追加

本発明のＭＯＳトランジスタ２１では、エピタキシャル層２３上にＬＯＣＯＳ酸化膜２８、ゲート電極３５を形成した後に、ドレイン取り出し領域であるＮ＋型の拡散領域３１を形成する。 - 特許庁

Consequently, the offset region is reduced on the source region side of the vertical MOS semiconductor device 1 where the forming position of the upper end face of the gate electrode is varied and an increase in on-resistance can be suppressed.例文帳に追加

その結果、縦型ＭＯＳ半導体装置１では、ゲート電極の上端面の形成位置がばらつくソース領域側において、オフセット領域を低減し、ＯＮ抵抗値の増大を抑制できる。 - 特許庁

The P channel region 37 of a gate 40b of an enhanced NMOSFET 200 may be performed with the same donor-doping as the N channel region 38 of the depressed NMOSFET 100, for doping of the acceptor with more dose amount for inversion to form.例文帳に追加

エンハンスメントNMOSFET 200 のゲート電40b のＰチャネル領域37に、デプレッションNMOSFET 100 のＮチャネル領域38と同じドナードーピングをおこない、より多いドーズ量のアクセプタのドーピングをおこなって反転させて形成してもよい。 - 特許庁

Thus, the ring shaped gate electrode 15 can prevent the entry of light that leaks from a wiring layer 20 due to scattering, diffraction or the like, into a source adjacent region 17 as an electric charge storage region.例文帳に追加

これにより、配線層２０での散乱、回折などで漏れた光が電荷蓄積領域であるソース近傍領域１７に入射することを、リング状ゲート電極１５で防止することができる。 - 特許庁

Further, disposed are a plurality of programming gates 9 which are formed on the laminated layer film 8 and isolated each other from the control gate 7 in a direction forward to the drain region 3 from the source region 2.例文帳に追加

また、積層膜８上であって、ソース領域２からドレイン領域３の方向に向かって、制御ゲート７と離間形成され、かつ互いに離間形成された複数のプログラミングゲート９とを備える。 - 特許庁

The step includes providing a dielectric layer on the first region and the second region of the substrate, and providing a gate electrode above the dielectric layer of both the first and second regions.例文帳に追加

これは、基板の第１領域及び第２領域上に誘電性層を設けること、及び第１及び第２領域の両方の誘電性層の上部にゲート電極を設けることによってなされる。 - 特許庁

Offsets are arranged by forming LOCOS regions 9 between the ends of an electrode of the gate G and a first diffusion region 8 to be the source/drain region.例文帳に追加

ゲートＧの電極端とソース／ドレインとなる第１の拡散領域８の間に、酸化領域であるＬＯＣＯＳ領域９を形成して、ゲート領域Ｇとソース／ドレインとの間にオフセットを設ける。 - 特許庁

A PN junction diode between an emitter electrode (22) and a collector electrode (23) of the insulated gate bipolar transistor is built through a PN junction formed between the peripheral base region (27) and the first base region (16).例文帳に追加

周辺ベース領域(27)と第１のベース領域(16)との間に形成されるＰＮ接合により、絶縁ゲート型バイポーラトランジスタのエミッタ電極(22)とコレクタ電極(23)との間にＰＮ接合ダイオードを形成する。 - 特許庁

Further, this minimizes the ineffective region of an actual operating region 5 to suppress the resistance component of polysilicon for connecting the gate pad electrode 1 to the sense pad electrode 3 to thereby prevent a shift in ON timing.例文帳に追加

また、実動作領域5の無効領域を最小限に押さえられ、ゲートパッド電極1とセンスパッド電極3を連結するポリシリコンでの抵抗成分が抑制できるので、オンするタイミングがずれなくなる。 - 特許庁

Phosphorous ions 6 and boron ions 8 are respectively implanted into the n-type MOS region B and p-type MOS region A of a polysilicon film 5 formed on a silicon substrate via a separation oxide film 2 and a gate oxide film 3.例文帳に追加

シリコン基板１上に分離酸化膜２，ゲート酸化膜３を介して形成したポリシリコン膜４のｎＭＯＳ領域Ｂに燐６を、ｐＭＯＳ領域Ａにボロン８をイオン注入する。 - 特許庁

Thereafter, the silicide process (including at least a kind of Ni, Ti, Co, Pd, Pt, and Er) is conducted to each gate electrode, source region and drain region of the n-channel MISFET and p-channel MISFET.例文帳に追加

その後、Ｎチャネル型ＭＩＳＦＥＴおよびＰチャネル型ＭＩＳＦＥＴの各ゲート電極、ソース領域およびドレイン領域にシリサイド化（Ni,Ti,Co,Pd,Pt,Erのうち少なくとも一種類を含む）を行う。 - 特許庁

To provide a method of manufacturing a semiconductor element, which can selectively decrease the critical dimension (CD) of a peripheral region while maintaining the CD of a cell region uniform when forming a gate pattern.例文帳に追加

ゲートパターンを形成するとき、セル領域のＣＤは一定に維持しつつ、周辺領域のＣＤのみ選択的に縮小することができる半導体素子の製造方法を提供すること。 - 特許庁

An N channel region 38 under a gate 40a of a depression NMOSFET 100 is doped with the same acceptor as a P channel region 37 of an enhanced NMOSFET 200, for a donor doping with more dose amount, for inversion to form.例文帳に追加

デプレッションNMOSFET 100 のゲート電40a の下のＮチャネル領域38に、エンハンスメントNMOSFET 200 のＰチャネル領域37と同じアクセブタのドーピングをおこない、より多いドーズ量のドナードーピングをおこなって反転させて形成する。 - 特許庁

In this method, since the thick gate oxide film 8 is not formed in the second element active region, it is unnecessary to remove it, and a large level difference is not formed either in the element isolated region 2.例文帳に追加

この方法では、第２の素子活性領域内には厚いゲート酸化膜８が形成されないため、それを除去する必要がなく、素子分離領域２に大きな段差が形成されることもない。 - 特許庁

A metal gate electrode G is formed via an insulating layer, in a region between the source/drain regions SD1 and SD2 on the surface of the substrate region SS, and an FET (field effect transistor) element part F11 is formed.例文帳に追加

サブストレート領域ＳＳ表面のソース／ドレイン領域ＳＤ１及びＳＤ２の間の領域に絶縁層を介して金属ゲート電極Ｇを形成して、ＦＥＴ素子部Ｆ１１とする。 - 特許庁

After that, in each gate electrode, source region, and drain region of N-channel type MISFET and P-channel type MISFET, silicidation (at least one of Ni, Ti, Co, Pd, Pt, and Er is included) is performed.例文帳に追加

その後、Ｎチャネル型ＭＩＳＦＥＴおよびＰチャネル型ＭＩＳＦＥＴの各ゲート電極、ソース領域およびドレイン領域にシリサイド化（Ni,Ti,Co,Pd,Pt,Erのうち少なくとも一種類を含む）を行う。 - 特許庁

The parasitic transistor is removed in a place in contact with the element separating region as the part not covered with the gate electrode 10, in the source 12 and drain 13 respectively formed in the element forming region.例文帳に追加

素子形成領域にそれぞれ形成したソース１２およびドレイン１３における、ゲート電極１０に覆われない部分であって、かつ素子分離領域に接する寄生トランジスタ部分が除去されている。 - 特許庁

Each cross stick has one end overlapping with a pixel electrode of one pixel region, the other end overlapping with a pixel electrode of another pixel region, and a middle part overlapping with a gate line and/or a data line.例文帳に追加

前記クロススティックは、一端が１つの画素領域における画素電極と重なり、他端がもう１つの画素領域における画素電極と重なり、中部がゲートラインと／又はデータラインと重なる。 - 特許庁

Impurities are injected to a section forming the diffusion region in the substrate while using the gate electrode as a mask, and the third heat treatment is conducted for activating impurities injected into the diffusion region.例文帳に追加

その後、ゲート電極をマスクとして、基板の拡散領域を形成する部分に、不純物を注入し、拡散領域に注入された不純物の活性化のための第３の熱処理を行う。 - 特許庁

After a trench type element isolation region 2 surrounding an active region is formed in a semiconductor substrate 1, a gate insulating film 3 and a polycrystalline silicon film 4 are formed sequentially on the substrate 1.例文帳に追加

半導体基板１に活性領域を取り囲む溝型素子分離領域２を形成した後、半導体基板１上にゲート絶縁膜３及び多結晶シリコン膜４を順次形成する。 - 特許庁

For its sake, the doping treatment is performed separately in two times by changing its accelerating voltage, when forming a low concentration impurity diffusion region and a high concentration diffusion region existing under the tapered section of a gate electrode.例文帳に追加

そのため、ゲート電極のテーパー部の下方に存在する低濃度不純物領域と、高濃度不純物領域を形成する際、加速電圧を変えて少なくとも２回に分けてドーピング処理を行なう。 - 特許庁

Subsequently, trenches penetrating the P type epitaxial layer and the buried N region and reaching up to the N+ substrate are formed, and a gate electrode deeply extending to a position opposite to the buried N region is provided in the trenches.例文帳に追加

続いて、Ｐ型エピタキシャル層及び埋込Ｎ領域を貫通して、Ｎ＋基板に達するトレンチを形成し、トレンチ内に、埋込Ｎ領域と対向する位置まで、深く延びるゲート電極を設ける。 - 特許庁

Then, annealing is performed to activate boron in an oxygen-containing atmosphere, thereby forming an oxide film 31 on the gate electrode 8 in the region Rsi and a highly doped source/drain region 6.例文帳に追加

その後、酸素を含む雰囲気下においてボロンを活性するためのアニールを行い、シリサイド化領域Ｒsiのゲート電極８及び高濃度ソース・ドレイン領域６の上に酸化膜３１を形成する。 - 特許庁

After that, impurities are selectively injected in the polysilicon thin film 3 via the gate insulating film 4 by using an ion-doping method or the like, and a source/drain region 7 and an LDD region 8 are formed at the same time.例文帳に追加

その後、イオンドーピング法等によりゲート絶縁膜４を介して、ポリシリコン薄膜３に選択的に不純物を導入すると、ソース・ドレイン領域７とＬＤＤ領域８が同時に形成される。 - 特許庁

The recess gate of the semiconductor device includes a substrate 110, a metal layer 165, a polysilicon layer, and a source region and a drain region formed adjacent to the polysilicon layer and spaced from the metal layer 165.例文帳に追加

半導体素子のリセスゲートは、基板１１０と、金属層１６５と、ポリシリコン層と、ポリシリコン層に隣接し、金属層１６５から離隔され、形成されたソース領域及びドレーン領域と、を含む。 - 特許庁

The auxiliary cathode electrode 42 and a cathode region are electrically connected with each other, not via the cathode electrode 42, and the inductance of the wiring connecting the cathode region to a gate drive circuit is made small.例文帳に追加

補助カソ−ド電極４２とカソード領域との間はカソ−ド電極４３を介することなく電気的に接続しカソード領域をゲート駆動回路に接続する配線のインダクタンスを小さくする。 - 特許庁

The second gate electrode 3a2 shades the low-concentration source region 1b and low-concentration drain region 1c from incident light coming from a light source, such as a backlight, to prevent the incident light from falling onto the source and drain regions 1b and 1c.例文帳に追加

第２ゲート電極３ａ２は、バックライト等の光源から照射された入射光が低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに照射されないように遮光する。 - 特許庁

To provide a semiconductor apparatus including a gate insulating film which can be formed with a simplified process without generating a recess between an active region and an inactive region, and to provide a method of manufacturing the same.例文帳に追加

活性領域と不活性領域との間にくぼみを生じることがなく、簡易な工程で形成できるゲート絶縁膜を有する半導体装置及びその製造方法を提供すること。 - 特許庁

A semiconductor device includes a GaN layer 19, a base 13 including an active region 11a formed owing to the GaN layer, a gate electrode 15 formed on the active region, and first and second main electrodes 17a and 17b formed in the active region apart from and opposite each other with the gate electrode interposed.例文帳に追加

ＧａＮ層１９、及びＧａＮ層に起因して発生した活性領域１１ａを含む下地１３と、活性領域上に形成されているゲート電極１５と、活性領域に形成されており、ゲート電極を挟んで互いに離間しかつ対向して形成されている第１及び第２主電極１７ａ及び１７ｂとを具える。 - 特許庁

A semiconductor memory device is configured, with a charge capture film 5 being arranged, composed of the sequential lamination of a gate oxide film 11, silicon nitride film 12, silicon oxide film 13, silicon nitride film 14, silicon oxide film 15, silicon nitride film 16, and silicon oxide film 17, between a channel region C located between a source region 3 and drain region 4, and a gate electrode 6.例文帳に追加

ソース領域３−ドレイン領域４間のチャネル領域Ｃとゲート電極６との間に、ゲート酸化膜１１、シリコン窒化膜１２、シリコン酸化膜１３、シリコン窒化膜１４、シリコン酸化膜１５、シリコン窒化膜１６及びシリコン酸化膜１７が順次積層されてなる電荷捕獲膜５が配されて半導体記憶装置が構成される。 - 特許庁

In a display comprising a display region arranged with a matrix of many pixels, each being constituted of a thin film transistor circuit, and a substrate having a circuit for driving the pixels on the outside of the display region, a gate drive circuit for applying a select signal to the gate of the thin-film transistor constituting the pixel is fabricated directly in the substrate on the outside of the display region.例文帳に追加

薄膜トランジスタ回路で構成された多数の画素をマトリクス配列した表示領域と、該表示領域の外側に上記画素を駆動する駆動回路を有する基板を備えた表示装置において、画素を構成する薄膜トランジスタのゲートに選択信号を印加するゲート駆動回路を表示領域の外側で基板に直接作り込む。 - 特許庁

A semiconductor film having a channel forming region and a floating gate provided on the channel forming region of the semiconductor film through an insulating film are formed, the floating gate is provided by a material whose work function is different from the semiconductor film, and by introducing impurity elements to the channel forming region, a writing voltage and an erasing voltage is made roughly the same.例文帳に追加

チャネル形成領域を具備する半導体膜と、半導体膜のチャネル形成領域上に絶縁膜を介して設けられた浮遊ゲートとを形成し、浮遊ゲートを半導体膜と仕事関数が異なる材料で設け、チャネル形成領域に不純物元素を導入することによって、書き込み電圧と消去電圧を概略同一とする。 - 特許庁

After that, the CVD method is used to form a deposition film 18 in the memory cell region Rmc and select gate region Rsg, remove the deposition film 18 from the memory cell region Rmc, form a block insulating film 16 on the charge film and deposition film 18, and form a word electrode WL and a select gate electrode SG on the block insulating film 16.例文帳に追加

次に、メモリセル領域Ｒｍｃ及びセレクトゲート領域ＲｓｇにＣＶＤ法により堆積膜１８を形成し、メモリセル領域Ｒｍｃから堆積膜１８を除去し、チャージ膜上及び堆積膜１８上にブロック絶縁膜１６を形成し、ブロック絶縁膜１６上にワード電極ＷＬ及びセレクトゲート電極ＳＧを形成する。 - 特許庁

An insulation film 31 with a thickness equal to or larger than that of a gate-insulated film 13 and thinner than an interlayer insulation film covering a gate electrode 14 is formed on the surface of a floating p-region 7, and an emitter potential region 32 with emitter potential applied is formed on it, thereby forming a relatively large capacitor between the region 7 and an emitter electrode 11.例文帳に追加

浮遊ｐ領域７の表面上に、ゲート絶縁膜１３と同じかそれよりも厚く、かつゲート電極１４を覆う層間絶縁膜よりも薄い絶縁膜３１を設け、その上にエミッタ電位が印加されるエミッタ電位領域３２を設けることにより、浮遊ｐ領域７とエミッタ電極１１との間に比較的大きなキャパシタを形成する。 - 特許庁

A region 5 having a silicon nitride film 3b and a region 6 having a silicon oxide film 7 are formed on a MOSFET forming region on a substrate 1 and a low-voltage MOSFET using the film 3b as a gate insulating film and a high-voltage MOSFET using the film 7 as a gate insulating film are formed with the same process.例文帳に追加

基板（１）上のＭＯＳＦＥＴの形成領域にシリコン窒化膜（３ｂ）を有する領域（５）と、シリコン酸化膜（７）を有する領域（６）とを形成し、シリコン窒化膜（３ｂ）をゲート絶縁膜とする低電圧作動のＭＯＳＦＥＴと、シリコン酸化膜（７）をゲート絶縁膜とする高電圧作動のＭＯＳＦＥＴとを同じ工程で形成する。 - 特許庁

At the time of forming a drain region and a source region by implanting impurity ions corresponding to a channel of a transistor to be formed, resist is formed at least on a peripheral part of the gate oxide film beforehand so as not to implant the impurity ions to the lower layer region of the peripheral part of the gate oxide film of the high breakdown voltage MOS transistor.例文帳に追加

形成するトランジスタのチャネルに応じて不純物イオンを注入することにより、ドレイン領域およびソース領域を形成する際に、あらかじめ、高耐圧ＭＯＳトランジスタのゲート酸化膜の周辺部の下層領域に、不純物イオンが注入まれないように、少なくともゲート酸化膜の周辺部上にレジストを形成する。 - 特許庁

On the side face of a control gate electrode 13 which corresponds to a first active region 12A, where the control gates 13 are facing each other, a first floating gate electrode 14A is formed through an interposed tunnel insulation film, extending over the center line of an isolation region 11 to the second active region 12B side.例文帳に追加

制御ゲート電極１３における第１の活性領域１２Ａと対応し且つ制御ゲート電極１３同士が互いに対向する側の側面には、トンネル絶縁膜を介在させた第１の浮遊ゲート電極１４Ａが素子分離領域１１の中心線を越えて第２の活性領域１２Ｂ側にまで延びるようにるように形成されている。 - 特許庁

In the trench gate MOS transistor, a wide cell 002 and a thin source region 005 are provided, the cells are connected in series through the source region thin in the lengthwise and lateral directions, a trench is provided at both the ends of the thin source region, gate width per unit area is efficiently increased by forming channels, and the driving capacity per unit area is improved.例文帳に追加

トレンチゲート型MOSトランジスタにおいて、幅広のセル００２と細いソース領域００５を備え，セルを縦もしくは横方向に細いソース領域を通して直列に接続し、その細いソース領域の両端にトレンチ部を設け、チャネルを形成するることにより、単位面積当たりのゲート幅を効率良く稼ぎ、単位面積あたりの駆動能力を向上させる。 - 特許庁

If the mask is used, steps and others can be performed in parallel, the steps of implanting threshold voltage adjustment impurity ions into the cell region, implanting channels doping impurity ions into the device isolation film of the high voltage region, and removing a low voltage gate conductive film and a low voltage gate insulated film to the cell region.例文帳に追加

前記マスクを利用すると、セル領域にスレッショルド電圧調節不純物イオンを注入する段階と、高電圧領域の素子分離膜にチャネルスドーピング不純物イオンを注入する段階と、セル領域に低電圧ゲート導電膜と低電圧ゲート絶縁膜とを除去する段階などとを併合して進行することができる。 - 特許庁

The transistor 100 is provided with a gate insulating layer 102 placed above the layer 10, a gate electrode 106 placed above the layer 102, and includes in the layer 10 a first dopant region 120 of first conductive type that is to be a source region or a drain region.例文帳に追加

絶縁ゲート型電界効果トランジスタ１００は、前記半導体層１０の上方に設けられたゲート絶縁層１０２と、前記ゲート絶縁層１０２の上方に設けられたゲート電極１０６と、前記半導体層１０に設けられ、ソース領域またはドレイン領域となる第１の導電型の第１不純物領域１２０とを含む。 - 特許庁

The LCD driver chip includes a first conductivity well formed in a substrate, a second conductivity drift region formed in the first conductivity well, a first element isolation film formed in the second conductivity drift region, a gate formed at a first side of the first element isolation film, and a second conductivity first ion implantation region formed in the second conductivity drift region between the first element isolation film and the gate.例文帳に追加

基板に形成された第１導電型ウェルと、前記第１導電型ウェルに形成された第２導電型ドリフト領域と、前記第２導電型ドリフト領域内に形成された第１素子分離膜と、前記第１素子分離膜の一側に形成されたゲートと、前記第１素子分離膜と前記ゲートの間の第２導電型ドリフト領域内に形成された第２導電型第１イオン注入領域を含む。 - 特許庁

The transistor 100 in one embodiment includes: a graphene film 10 which has a conductor region 10a and a semiconductor region 10b where atoms are bonded to a surface, and functions as a channel; and a gate electrode 12 formed on the graphene film 10 with a gate insulating film 11 interposed, wherein a tunnel current of a Schottky junction that is formed by the conductor region 10a and semiconductor region 10b is used for switching operation.例文帳に追加

本発明の一態様に係るトランジスタ１００は、導体領域１０ａと表面に原子が結合した半導体領域１０ｂとを有し、チャネルとして機能するグラフェン膜１０と、グラフェン膜１０上にゲート絶縁膜１１を介して形成されたゲート電極１２と、を有し、導体領域１０ａと半導体領域１０ｂが形成するショットキー接合のトンネル電流をスイッチング動作に用いる。 - 特許庁

The MOS field effect transistor comprises a semiconductor substrate having an element isolation region and an element forming region formed in a protruding state on the isolation region, the gate electrode formed on the element forming region via a gate insulation film, and a source-drain made of a conductive layer formed on the substrate so as to cover a side face of the protruding substrate.例文帳に追加

素子分離領域を有し、該素子分離領域に対して素子形成領域が凸状に形成されてなる半導体基板と、素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、凸状半導体基板の側壁を覆うように半導体基板上に形成された導電層からなるソース／ドレインとを備えることを特徴とするＭＯＳ電界効果型トランジスタにより、上記の課題を解決する。 - 特許庁