「gate region」に関連した英語例文の一覧と使い方(52ページ目) - Weblio英語例文検索

To provide a Pachinko game machine which can efficiently and moderately reduce the falling speed of game balls by using an illuminated gate device (its peripheral right side wall) of a central gate device instead of barrier pins in a game region without pins which is positioned on the right side of the central gate device where no barrier pins exist.例文帳に追加

センタ役物の右側に位置する障害釘が存在しない釘無し遊技領域において、障害釘ではなくセンタ役物の電飾役物（外周右側壁）を利用して、遊技球の落下速度を効果的に適度に減速することができる、パチンコ遊技機を提供する。 - 特許庁

After that, the dummy gate electrode 4 and the thick-film sidewalls are exposed from the interlayer insulating film to be removed, the edges of the extension region 7 and part of the semiconductor substrate 1 are exposed, and a gate insulating film is grown on the exposed surface, thus forming a gate electrode in an embedded way.例文帳に追加

次いで、層間絶縁膜からダミーゲート電極４および厚膜のサイドウォールを露出させてこれらを除去し、エクステンション領域７の端縁および半導体基板１の一部を露出させ、露出面にゲート絶縁膜を成長させゲート電極を埋込形成する。 - 特許庁

After a gate oxide film 4 and a gate electrode film 5 are formed on a P-type semiconductor substrate 1, a highly concentrated impurity diffusion region 7 is formed by implanting highly concentrated N-type impurity ions using a first masking means 6a having a pattern width wider than that of a gate electrode 5a as a mask.例文帳に追加

Ｐ型半導体基板１上に、ゲート酸化膜４及びゲート電極膜５を形成後、ゲート電極５ａよりもパターン幅を拡げて形成された第１マスク手段６ａをマスクとして、高濃度のＮ型不純物イオンを注入して高濃度不純物拡散領域７を形成する。 - 特許庁

In a semiconductor device manufacturing method for forming a gate insulating film between a semiconductor region and a gate electrode, the gate insulating film is formed of a metal oxide film, containing fluorine in the film or a metal silicate film containing fluorine by atomic layer deposition.例文帳に追加

半導体領域とゲート電極との間にゲート絶縁膜が形成される半導体装置の製造方法において、前記ゲート絶縁膜を原子層蒸着法により膜中にフッ素を含有する金属酸化膜またはフッ素を含有する金属シリケート膜で形成することを特徴とする。 - 特許庁

The nonvolatile memory 100 includes a gate insulation layer 22 provided on the channel region of a semiconductor layer 10, a gate conductive layer 14 provided on the gate insulation layer 22, first conductivity type first and second impurity regions 34 and 24, and a bit conductive layer 80.例文帳に追加

不揮発性記憶装置１００は、半導体層１０のチャネル領域上に設けられたゲート絶縁層２２と、ゲート絶縁層２２上に設けられたゲート導電層１４と、第１導電型の第１および第２不純物領域３４，２４と、ビット導電層８０とを含む。 - 特許庁

The TEOS film 14, a thin gate oxide film 5 and a thick gate oxide film 6 are then dry-etched to form sidewalls 15 on the sidewalls of the gate layers 7, 8 and also expose the front surface of the P well 2 of the silicon substrate 1 in a region surrounded by the LOCOS3.例文帳に追加

その後、ＴＥＯＳ膜１４、薄いゲート酸化膜５及び厚いゲート酸化膜６をドライエッチングすることにより、ゲート層７，８の側壁にサイドウォール１５を形成すると共に、ＬＯＣＯＳ３に囲まれた領域におけるシリコン基板１のＰウエル２の表面を露出させる。 - 特許庁

A gate insulating film 6 and a gate electrode 8 are laminated on a semiconductor channel forming region 1a provided onto the surface of a substrate, and a charge storage means (a carrier trap in a nitride film 12 and near to an interface with a top insulating film) which is dispersed in a two-dimensional manner in the gate insulating film 6 is provided.例文帳に追加

基板表面に設けられた半導体のチャネル形成領域１ａ上にゲート絶縁膜６とゲート電極８が積層され、ゲート絶縁膜６内に平面的に離散化された電荷蓄積手段（窒化膜１２膜中、およびトップ絶縁膜との界面付近のキャリアトラップ）を有する。 - 特許庁

To provide a manufacture of a semiconductor device capable of preventing increase in parasitic capacitance and reduction of an operation speed even when an upper layer gate electrode and a lower layer gate electrode have an extension part from an SOI layer to an element isolation region in a back gate MOSFET of an SOI-type semiconductor layer.例文帳に追加

ＳＯＩ型半導体層のバックゲートＭＯＳＦＥＴにおいて上層及び下層ゲート電極がそれぞれＳＯＩ層から素子分離領域まで延伸部を有しても寄生容量の増加と動作速度の低下を防止できる半導体装置の製造方法を提供する。 - 特許庁

In an insulated gate bipolar transistor comprising a plurality of semiconductor layers, a gate electrode, an emitter electrode, and a collector electrode, channel width is reduced and an input capacity is reduced by providing at least two kinds of gate insulating films with different width on the channel region.例文帳に追加

複数の半導体層と、ゲート電極と、エミッタ電極と、コレクタ電極を有する絶縁ゲート型バイポーラトランジスタにおいて、チャネル領域上のゲート絶縁膜を膜厚の異なる膜を少なくとも２種類設けることで、チャネル幅を小さくすると同時に入力容量を低減した構造とする。 - 特許庁

Then, after a gate insulating film 2 and the gate electrode 3 are formed on the diffusion layer 4a, a p-type diffusion layer 5a for channel is formed by performing ion implantation by using an implantation mask 12 covering part of the upper surface of the electrode 3 and the region 7a for drain of the substrate 1 and the gate electrode 3 as masks.例文帳に追加

そして、ゲート絶縁膜２及びゲート電極３を形成した後、ゲート電極３上の一部及び半導体基板１のドレイン用領域７ａ上を覆う注入マスク１２及びゲート電極３をマスクにしてイオン注入を行い、ｐ型のチャネル用拡散層５ａを形成する。 - 特許庁

The p-type MIS transistor includes a second gate insulating film 13b and a second gate electrode 14b which are sequentially formed on a second active region 10b in the semiconductor substrate 10, and a second side wall 16b formed on the side surface of the second gate electrode 14b.例文帳に追加

ｐ型ＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に順次形成された第２のゲート絶縁膜１３ｂ及び第２のゲート電極１４ｂと、第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１６ｂとを備えている。 - 特許庁

In performing the injection molding of a molded object by injecting a material related to injection molding in the cavity formed to a mold through a hot runner and the gate connected thereto, the region corresponding to the end surface of the molded object is set as a gate to inject the material in the cavity through this gate.例文帳に追加

金型にて形成されるキャビティ内に、ホットランナー及びこれにつながるゲートを通して射出形成に係わる材料を注入して成形体を射出成形するに当たって、成形体の端面に相当する領域をゲートとして、そこから材料をキャビティ内に注入する。 - 特許庁

The n-type MIS transistor includes a first gate insulating film 13a and a first gate insulating electrode 14a which are sequentially formed on a first active region 10a in the semiconductor substrate 10, and a first side wall 16a formed on the side surface of the first gate electrode 14a.例文帳に追加

ｎ型ＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に順次形成された第１のゲート絶縁膜１３ａ及び第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１６ａとを備えている。 - 特許庁

The semiconductor device includes a first gate insulating film 5a formed on an active region 1a of a semiconductor substrate 1, and a first gate electrode 6a which is formed on the first gate insulating film 5a and which includes a polycrystalline silicon film containing a first conductive impurity.例文帳に追加

半導体装置は、半導体基板１における活性領域１ａ上に形成された第１のゲート絶縁膜５ａと、第１のゲート絶縁膜５ａ上に形成され、第１導電型の不純物を含む多結晶シリコン膜からなる第１のゲート電極６ａとを備えている。 - 特許庁

The resistance value of the resistor 20 is set to that with which voltage forming a channel in the semiconductor region confronted with the gate insulating film of the switching structure 12 is generated in the gate electrode G, even if the capacitor 18 is shorted when prescribed on-voltage is applied to gate wiring GW.例文帳に追加

抵抗２０の抵抗値は、ゲート配線ＧＷに所定のオン電圧を印加したときに、コンデンサ１８が短絡していても、スイッチング構造１２のゲート絶縁膜に対向している半導体領域にチャネルを形成する電圧をゲート電極Ｇに発生させる抵抗値に設定されている。 - 特許庁

According to an embodiment, a semiconductor device includes a first main electrode, a semiconductor layer, a first conductivity type base layer, a second conductivity type base layer, gate trenches, a first conductivity type semiconductor region, a second main electrode, a gate insulator film, a gate electrode, and an interlayer film.例文帳に追加

実施形態によれば、半導体装置は、第１の主電極と、半導体層と、第１導電形ベース層と、第２導電形ベース層と、ゲートトレンチと、第１導電形半導体領域と、第２の主電極と、ゲート絶縁膜と、ゲート電極と、層間膜とを備えている。 - 特許庁

The p-channel type field effect transistor comprises: a gate electrode GE2 arranged with a gate insulating film 3 interposed therebetween; and a source-drain region arranged inside a trench g2 provided in the silicon substrate 1 at both sides of the gate electrode GE2, and formed of SiGe having a larger lattice constant than that of Si.例文帳に追加

このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極ＧＥ２の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。 - 特許庁

A threshold value in the control gate channel region 6 has heterogeneity which changes continuously or stepwise with one direction change property from one end toward the other end in the gate width direction.例文帳に追加

制御ゲートチャネル領域６における閾値は前記ゲート幅方向において一方端から他方端に向かう一方向変化特性を持って連続的にまたは階段状に変化する不均一性を有している。 - 特許庁

This is because holes generated due to an inter-band tunnel effect are attracted to the word gate by negative potential on the junction end portion of a right diffusion region 42 and further accumulated under a target control gate 62.例文帳に追加

これは、右側の拡散領域４２の接合端部でバンド間トンネル効果により発生するホールが負の電位によってワードゲートの方に引き寄せられ、目標制御ゲート６２の下に更に蓄積されるからである。 - 特許庁

An EEPROM memory cell uses a PMOS type floating gate transistor, formed in an n-well 54 to form a control capacitor, when a floating gate 60 is defined over a p-diffused region 68 formed in the n-well 54.例文帳に追加

EEPROMメモリセルは、フローティングゲート６０がｎウエル５４に形成されるｐ-拡散領域６８上に定められる場合、ｎウエル５４に形成されるPMOS型のフローティングゲートトランジスタを用いて制御キャパシタを形成する。 - 特許庁

Floating gate regions 35" of a memory transistor 80 and a lower gate portion 35' are formed simultaneously on top of first dielectric material layers 24 and 26 provided with a tunnel region 24.例文帳に追加

本製造方法は、半導体基板にトンネル領域を備えた絶縁性層を形成する工程と、メモリトランジスタのフローティングゲート領域及び選択トランジスタの下方ゲート部分を同時に形成する工程とを含む。 - 特許庁

An uneven structure (11a, 11b) is formed in a well region 2 in a gate-width direction, and a gate electrode 3 is formed in a recess 11a and on an upper surface part of a projection 11b.例文帳に追加

ウェル領域２にはゲート幅方向にウェル領域２に凹凸構造（１１ａ、１１ｂ）が形成されており、絶縁膜４を介して、凹部１１ａの内部及び凸部１１ｂの上面部にゲート電極３が形成されている。 - 特許庁

To provide a recess gate forming method of a semiconductor device which can improve a process failure and minimize the amount of the movement of a cell Vt while obtaining the linewidth of a desired target with respect to a first recess gate region.例文帳に追加

第１のリセスゲート領域に対し望むターゲットの線幅が得られながらも工程不良の改善、及びセルＶｔの移動量を最少化することができる半導体素子のリセスゲート形成方法を提供する。 - 特許庁

To provide a semiconductor device having a gate structure that can reduce the parasitic capacitance between a gate electrode and a source/drain diffusion region (including its wiring) and can make a transistor element to operate at a high speed, and to provide a method of manufacturing the device.例文帳に追加

ゲート電極とソース／ドレイン拡散領域（及びその配線を含む）との間の寄生容量を低減でき高速動作が可能となるゲート構造を有する半導体装置及びその製造方法を提供する。 - 特許庁

The doped region 8 is formed in the polysilicon layer 7 by injecting impurities into the polysilicon layer 7 through the gate electrode 6 as a mask, then an insulating layer 4 is formed on the gate electrode 6, and an insulating film 5 is formed so as to cover them.例文帳に追加

ゲート電極６をマスクにしてポリシリコン層７に不純物注入領域８を形成した後、ゲート電極６上に絶縁層４を形成し、これらを覆うように絶縁膜５を形成する。 - 特許庁

The gate electrode 5 has a plurality of openings 5a, and a high-resistance region (e.g., insulating-substance particles 8) whose resistivity is higher than that of each of the other portions exists between the drain electrode 7 and the openings 5a of the gate electrode 5.例文帳に追加

ゲート電極５は、複数の開口５ａを有し、ドレイン電極７とゲート電極５の開口５ａとの間には、他の部分より抵抗率が高い高抵抗領域（例えば絶縁物粒子８）が存在する。 - 特許庁

To provide a thin-film PIN diode element capable of preventing a decrease in optical current even when having a region of low impurity concentration or when charges are generated in a gate insulation film or on the surface of a gate electrode.例文帳に追加

低い不純物濃度の領域を有する場合や、ゲート絶縁膜中またはゲート電極の表面に電荷が発生した場合であっても、光電流が低下しない薄膜ＰＩＮダイオード素子を提供する。 - 特許庁

A first insulation layer, a floating gate, a second insulation layer, and a control gate are provided on a semiconductor substrate having a channel forming region between a pair of impurity regions formed while spaced apart from each other.例文帳に追加

互いに離間して形成された一対の不純物領域の間にチャネル形成領域を形成する半導体基板と、その上層部に、第１の絶縁層、浮遊ゲート、第２の絶縁層、制御ゲートを設ける。 - 特許庁

The resistance element is connected between a gate electrode 19 of the field-effect transistor and a connection point 23 of a back gate electrode 24 and a first source/drain region 16 of the field-effect transistor.例文帳に追加

前記抵抗素子は、前記電界効果トランジスタのバックゲート電極２４と一方のソース・ドレイン領域１６との接続点２３と、前記電界効果トランジスタのゲート電極１９との間に接続されている。 - 特許庁

A polycrystalline silicon gate electrode 13 in which both end portions are N+ type parts 131 and a prescribed length between the end portions is a P+ type part 132 is formed on a P-type well region 11, via a gate oxide film 12.例文帳に追加

Ｐ型のウェル領域１１上にゲート酸化膜１２を介して、両端部がＮ^^+ 型部分１３１かつその間の所定距離がＰ^+ 型部分１３２となっている多結晶シリコンゲート電極１３が形成されている。 - 特許庁

The p-channel transistor has a first gate structure 150A formed on a first region in a semiconductor substrate 100 and a first spacer structure formed on a sidewall of a first gate structure 150A.例文帳に追加

ｐチャネルトランジスタは、半導体基板１００における第１の領域上に形成された第１のゲート構造１５０Ａと、第１のゲート構造１５０Ａの側壁上に形成された第１のスペーサ構造とを有する。 - 特許庁

The first MIS transistor nTr includes a first gate insulating film 14A formed on a first active region 10a, having a first high dielectric constant film 14Xa, and a first gate electrode 18A.例文帳に追加

第１のＭＩＳトランジスタｎＴｒは、第１の活性領域１０ａ上に形成され、第１の高誘電率膜１４Ｘａを有する第１のゲート絶縁膜１４Ａと、第１のゲート電極１８Ａとを備えている。 - 特許庁

A second thin gate oxide film that is formed on a semiconductor substrate 10 in a second region goes through the elimination of a through oxide film 20 after ion implantation and a formation process of the gate oxide film only once.例文帳に追加

第２領域における半導体基板１０に形成された膜厚の薄い第２ゲート酸化膜は、イオン注入後のスルー酸化膜２０の除去、およびゲート酸化膜の形成工程を１度しか経ない。 - 特許庁

In the semiconductor device, a gate electrode 15 is formed on the p-type well 7 of a semiconductor substrate 1 through a gate insulating film 8 and an n^+-type semiconductor region 35 as a source/drain is formed on the p-type well 7.例文帳に追加

半導体基板１のｐ型ウエル７上にゲート絶縁膜８を介してゲート電極１５が形成され、ｐ型ウエル７にはソース・ドレインとしてのｎ^＋型半導体領域３５が形成されている。 - 特許庁

A first insulation layer, a floating gate, a second insulation layer, and a control gate are provided on a semiconductor layer having a channel forming region between a pair of impurity regions formed while spaced apart from each other.例文帳に追加

互いに離間して形成された一対の不純物領域の間にチャネル形成領域を有する半導体層と、その上層部に、第１の絶縁層、浮遊ゲート、第２の絶縁層、制御ゲートを設ける。 - 特許庁

In this semiconductor image pickup element, an insulation layer 27 is formed on the transfer gate 23 and the photodiode region 34, and a contact plug 28 piercing through the insulation layer 27 and connected to the transfer gate 23 is formed.例文帳に追加

この半導体撮像素子には、転送ゲート２３及びフォトダイオード領域３４上に絶縁層２７が形成され、この絶縁層２７を貫通して転送ゲート２３に接続するコンタクトプラグ２８が形成されている。 - 特許庁

This MOSFET (semiconductor device) is provided with: a plurality of trenches 3 penetrating a P^-type impurity region 2b; and gate electrodes 5 formed on the inside surfaces of the trenches 3 through silicon oxide films (gate insulation films) 4.例文帳に追加

このＭＯＳＦＥＴ（半導体装置）は、Ｐ^-型不純物領域２ｂを貫通する複数のトレンチ３と、トレンチ３の内面上にシリコン酸化膜（ゲート絶縁膜）４を介して形成されるゲート電極５とを備えている。 - 特許庁

To provide a semiconductor device for improving avalanche resistance when gate wiring is formed so that an active cell region can be surrounded with the gate wiring where a plurality of semiconductor elements are arranged in parallel.例文帳に追加

複数の半導体素子が並列に形成されるアクティブセル領域を囲むようにゲート配線が形成される場合において、アバランシェ耐量を向上させることが可能な半導体装置を提供することを目的とする。 - 特許庁

The n-type MIS transistor has a first gate electrode 14A formed on a first active region 11A and a first side wall 15A formed on a side of the first gate electrode 14A.例文帳に追加

ｎ型ＭＩＳトランジスタは、第１の活性領域１１Ａの上に形成された第１のゲート電極１４Ａと、第１のゲート電極１４Ａの側面上に形成された第１のサイドウォール１５Ａとを有している。 - 特許庁

In this configuration, a substrate potential of the path gate transistors Q5, Q6 can be fixed on a GND, for example, and charge accumulation on a portion below a channel region of the path gate transistors Q5, Q6 can be prevented.例文帳に追加

このような構成であれば、パスゲートトランジスタＱ５，Ｑ６の基板電位を例えばＧＮＤに固定することができ、パスゲートトランジスタＱ５，Ｑ６のチャネル領域下部における電荷の蓄積を防止することができる。 - 特許庁

Also, in a CVD processing furnace (not shown) ozone gas is supplied, while the rays of light of the ultraviolet region are emitted to the substrate on which the gate insulating film is formed, and the gate insulating film is additionally formed on the substrate.例文帳に追加

また、図示省略のＣＶＤ処理炉では前記ゲート絶縁膜が形成された基板に紫外領域の光を照射しながらオゾンガスを供して前記基板にゲート絶縁膜が追加形成される。 - 特許庁

The structure enables to widen a gate control voltage to the range of 0.3 to 0.8 V as a result of widened band offset in comparison with a structure constituting the second gate region 7 of Sin.例文帳に追加

このような構成とすれば、第２ゲート領域７をＳｉＣで構成した場合と比べると、バンドオフセットが大きくなる分、すなわち０．３〜０．８Ｖの範囲でゲート制御電圧を大きくすることが可能となる。 - 特許庁

At least one MOSFET 20B is formed on a peripheral circuit region 11b, and gate side walls 22B using side wall insulation films 22a and 22b are formed on side wall portions of the gate electrode 21B.例文帳に追加

また、周辺回路領域１１ｂには少なくとも１つのＭＯＳＦＥＴ２０Ｂを形成し、該ゲート電極２１Ｂの側壁部分に側壁絶縁膜２２ａ，２２ｂによるゲート側壁２２Ｂを形成する構成となっている。 - 特許庁

The n-channel transistor has a second gate structure 150B formed on a second region in the semiconductor substrate 100 and a second spacer structure formed on a sidewall of the second gate structure 150B.例文帳に追加

ｎチャネルトランジスタは、半導体基板１００における第２の領域上に形成された第２のゲート構造１５０Ｂと、第２のゲート構造１５０Ｂの側壁上に形成された第２のスペーサ構造とを有する。 - 特許庁

The second MIS transistor pTr includes a second gate insulating film 14B formed on a second active region 10b, having a second high dielectric constant film 14x, and a second gate electrode 18B.例文帳に追加

第２のＭＩＳトランジスタｐＴｒは、第２の活性領域１０ｂ上に形成され、第２の高誘電率膜１４ｘを有する第２のゲート絶縁膜１４Ｂと、第２のゲート電極１８Ｂとを備えている。 - 特許庁