「gate region」に関連した英語例文の一覧と使い方(53ページ目) - Weblio英語例文検索

A single/poly 2T PMOS memory cell 10 comprises a PMOS floating gate (FG) transistor 16 and a PMOS selection gate (SG) transistor 18, which share a drain/source p+ diffusion region 22.例文帳に追加

複数回プログラミング用のシングルポリ・２Ｔ・ＰＭＯＳメモリセル１０は、ドレイン／ソースｐ＋拡散領域２２を共有している、ＰＭＯＳフローティングゲート（ＦＧ）トランジスタ１６と、ＰＭＯＳ選択ゲート（ＳＧ）トランジスタ１８とを備えている。 - 特許庁

This method comprises: a process of coating an element isolation region and at least a part of an element region adjacent to the element isolation region by a resist layer; and a process of completely removing the oxide film on the source and drain regions and on the gate electrode by acidification or anisotropic etching.例文帳に追加

素子分離領域及び少なくとも素子分離領域に隣接した素子領域をレジスト層で覆う工程と、ソース、ドレイン領域及びゲート電極上の前記酸化膜を酸処理及び異方性エッチングにより完全に除去する工程を有する。 - 特許庁

To provide a semiconductor device capable of sufficiently securing breakdown voltage between a base region and a drain region of an SiC power device and having a depression region capable of preventing an increase of an electric field in a gate insulation film while keeping withstand voltage between a source and a drain.例文帳に追加

ＳｉＣパワーデバイスのベース領域・ドレイン領域間の降伏電圧を十分に確保可能でソース・ドレイン間耐圧を確保しつつゲート絶縁膜中の電界値上昇を抑制可能なデプレッション領域を有する半導体装置を実現する。 - 特許庁

An n--type drift layer and a p-type base region are laminated on an n+-type silicon carbide substrate, an n+-type source region is formed in a prescribed area in a surface layer part within a base region, and a gate trench is formed by a trench groove reaching the drift layer.例文帳に追加

本発明は、n+型炭化珪素基板上に、n-型ドリフト層とp型ベース領域を積層すると共に、ベース領域内の表層部における所定領域にn^+型ソース領域を形成し、かつ、前記ドリフト層に達するトレンチ溝によりゲートトレンチを形成する。 - 特許庁

The source region and the drain region 15 are formed on the surface of the well so as to sandwich a channel region beneath the gate electrode while having a second conductivity type opposite to the first conductivity type wherein one of them is connected electrically with the ground potential thus constituting the source and the drain.例文帳に追加

ソース領域およびドレイン領域１５は、ゲート電極下のチャネル領域を挟むようにウェルの表面に形成され、第１導電型と反対の第２導電型を有し、一方が接地電位と電気的に接続され、ソースおよびドレインを構成する。 - 特許庁

In, for example, a high-breakdown-voltage P-type MOS transistor structure, a low-density P-type diffusion region 109 is formed on a low-density N-type diffusion region 108 to the right and the left of a gate G, and a high-density P-type diffusion region 106 is formed thereupon.例文帳に追加

例えば高耐圧Ｐ型ＭＯＳトランジスタ構造では、低濃度Ｎ型拡散領域１０８の上において、ゲートＧの右方及び左方に、低濃度Ｐ型拡散領域１０９が形成され、その上に高濃度Ｐ型拡散領域１０６が形成される。 - 特許庁

In a semiconductor device, a first conductivity source region 301 and a drain region 401, a second conductivity channel region 501, and gate electrode regions 201 and 202 coexist in a plane 101 parallel to the surface of a single crystal semiconductor substrate.例文帳に追加

この半導体装置では、第１導電型のソース領域３０１およびドレイン領域４０１と、第２導電型のチャネル領域５０１と、ゲート電極領域２０１,２０２とが、単結晶半導体基板の表面に平行な面１０１内に並存している。 - 特許庁

The hydrogen concentration in an undercoat contacted to a source-drain region is set to be higher than that in an undercoat contacted to a channel region, to thereby improve the hydrogen terminating effect of the source-drain region and suppress the hydrogen supply to a gate insulation film to a minimum.例文帳に追加

ソース・ドレイン領域に接するアンダーコート中の水素濃度をチャネル領域に接するアンダーコート中の水素濃度よりも高くすることで、ソース・ドレイン領域の水素終端効果を向上するとともに、ゲート絶縁膜への水素供給を最小限に抑える。 - 特許庁

A gate electrode 21 is provided on the well region 19 between a first conductivity type source region 17 formed of a second group III nitride system semiconductor and a first conductivity type drift region 15 formed of a first group III nitride system semiconductor.例文帳に追加

ゲート電極２１は、第２のIII族窒化物系半導体から成る第１導電型のソース領域１７と第１のIII族窒化物系半導体から成る第１導電型のドリフト領域１５との間に設けられたウエル領域１９上に設けられている。 - 特許庁

Thereafter, a resist 10 covering the SRAM forming region AreaS is formed, and then impurities are ion-implanted using the gate electrode 6b and the offset spacer 9b as masks into the logic forming region AreaL, thereby forming a logic n-type extension region 11.例文帳に追加

その後、ＳＲＡＭ部形成領域ＡｒｅａＳを覆うレジスト１０を形成した後、ロジック部形成領域ＡｒｅａＬにゲート電極６ｂ及びオフセットスペーサ９ｂをマスクにして不純物をイオン注入してロジック用ｎ型エクステンション領域１１を形成する。 - 特許庁

A field effect transistor includes an N^+ type SiC substrate 2 and an N^- type drain region 1 which are first conductive type semiconductor substrates, and on a first main surface side of the N^+ type SiC substrate 2, a P-type well region 3, an N^+ type source region 5, and a gate electrode 7.例文帳に追加

電界効果トランジスタは、第一導電型の半導体基体であるＮ^+型ＳｉＣ基板２及びＮ^-型ドレイン領域１と、Ｎ^+型ＳｉＣ基板２の第一主面側に、Ｐ型ウエル領域３とＮ^+型ソース領域５とゲート電極７とを有する。 - 特許庁

A drift region 22 includes: a first part 20 contacting with a side of a body region 38 and existing up to a side of the gate electrode 26 viewed in a planar view; and a second part 19 separated from the body region 38 by the first part 20.例文帳に追加

ドリフト領域２２は、ボディ領域３８の側面に接しているとともに平面視したときにゲート電極２６の側方にまで存在している第１部分２０と、第１部分２０によってボディ領域３８から隔てられている第２部分１９を有している。 - 特許庁

According to a normal manufacturing process for double diffused MOSFET, p-base region 2, a p+ contact region 3, an n+ source region 4, a gate electrode layer 5, and a source electrode 15 are provided on the surface layer of an n-type semiconductor base body to form a surface MOSFET.例文帳に追加

通常の２重拡散ＭＯＳＦＥＴの製造工程に従い、ｎ型半導体基体の表面層に、ｐベース領域２とｐ^+コンタクト領域３とｎ^+ソース領域４とゲート電極層５とソース電極１５を設けて表面ＭＯＳＦＥＴを形成する。 - 特許庁

Since the impurity concentration of the drain region 14b can be kept certainly higher than the one of a drain region formed under a first spacer film in relation to a conventional stack-gate type EEPROM memory cell, the resistance value of the drain region 14b is so reduced as to obtain a stable saturation current in the case of the reading operation of a data.例文帳に追加

従来のスタックゲート型のＥＥＰＲＯＭのメモリセルに係る第１のスペーサ膜下のドレイン領域よりも不純物濃度を高く確保できるため、その抵抗値が下がり、データの読み出し動作の際に安定した飽和電流を得ることができる。 - 特許庁

The junction region of a semiconductor memory element includes a junction region of a semiconductor memory element including a semiconductor substrate on which a gate line is formed and a junction region where impurities with different masses different from each other are injected and which is formed with widths different from each other.例文帳に追加

ゲートラインが形成された半導体基板、ゲートライン間の半導体基板に互いに異なる質量の不純物が注入され、互いに異なる幅で形成された接合領域を含む半導体メモリ素子の接合領域からなることを特徴とする。 - 特許庁

A first region 41 positioned above a semiconductor layer 31 and a second region 42 positioned outside the semiconductor layer 31 and having a distance from a substrate 21 longer than that of the first region 41 are continuously formed on a gate insulating film 32 formed on the substrate 21 so as to cover the semiconductor layer 31.例文帳に追加

半導体層31を覆って基板21上に形成したゲート絶縁膜32に、半導体層31上に位置する第１領域41と、半導体層31の外方に位置し基板21からの距離が第１領域41より大きい第２領域42とを連続して設ける。 - 特許庁

When a pixel differing in grayscale variation amount is included in the specified region (S23: NO) or when it is decided that the specified region is a first region (S23: NO), a first gate pulse for applying a first pulse to the pixel electrode is generated.例文帳に追加

一方で、特定領域内に階調変化量の異なる画素が含まれている場合や（Ｓ３２：ＮＯ）、特定領域が第一領域であると判断された場合には（Ｓ２３：ＮＯ）、画素電極に第一パルスを印加するための第一ゲートパルスが生成される。 - 特許庁

A CMOS image sensor (imaging device) 100 includes a PD unit 11 for generating charges by photoelectric conversion, and a charge transfer region 10a (a transfer channel 10 under a transfer gate electrode 14, a multiplication gate electrode 15, a transfer gate electrode 16, and an accumulation gate electrode 17) that includes an electron multiplication unit 10c for multiplying charges.例文帳に追加

このＣＭＯＳイメージセンサ１００（撮像装置）は、光電変換により電荷を生成するＰＤ部１１と、電荷を増倍するための電子増倍部１０ｃを含む電荷転送領域１０ａ（転送ゲート電極１４、増倍ゲート電極１５、転送ゲート電極１６および蓄積ゲート電極１７下の転送チャネル１０）とを備える。 - 特許庁

Each of the gate electrodes 6 in the same pixel 5 is brought into an ON-state only one time during image pickup period, thereby accumulating electrons in the regions below a predetermined gate electrode 6 in the same pixel 5, and transferring the accumulated electrons to the region below a gate electrode 6 other than the predetermined gate electrode 6 below the same pixel 5.例文帳に追加

そして、撮像期間中に、同一の画素５内の各々のゲート電極６をそれぞれ１回ずつオン状態にすることにより、同一の画素５内の所定のゲート電極６下の領域に電子を蓄積するとともに、蓄積された電子を同一の画素５内の所定のゲート電極６以外のゲート電極６下の領域に転送する。 - 特許庁

A gate electrode 4c of the read transistor RTr is shared among a plurality of memory cells MC arrayed in a predetermined direction, and the gate electrode 4c is parted into a plurality of gate electrodes 10 which have an element isolation structure 2 being a stress relaxing structure for relaxing stress acting on an annular active region 3a and each have a gate length of ≤100 μm.例文帳に追加

リードトランジスタＲＴｒのゲート電極４ｃは、所定方向に並ぶ複数のメモリセルＭＣに共有されており、ゲート電極４ｃは、素子分離構造２が環状の活性領域３ａに及ぼす応力を緩和する応力緩和構造であって、各々ゲート長が１００μｍ以下である複数のゲート電極１０に分断されている。 - 特許庁

A gate insulating film 12 and a gate electrode 13 are formed on a first conductivity-type semiconductor substrate 11, charge holders 61 and 62 are formed on side walls of the gate electrode 13, respectively, second conductivity-type diffusion regions 17 and 18 are provided to the semiconductor substrate 11, and a channel region 41 is arranged in the semiconductor substrate 11 under the gate electrode 13.例文帳に追加

第１導電型の半導体基板１１上にゲート絶縁膜１２、ゲート電極１３を形成し、ゲート電極１３の両側壁に電荷保持部６１，６２を形成し、半導体基板１１に第２導電型の拡散層領域１７，１８を形成し、半導体基板１１のゲート電極１３下にチャネル領域４１を配置する。 - 特許庁

The nonvolatile memory 100 comprises a gate insulation layer 22 provided on the channel region of a semiconductor layer 10, a gate conductive layer 14 provided on the gate insulation layer 22, first conductivity type first and second impurity regions 24 and 34 provided on the semiconductor layer 10 to sandwich the gate conductive layer 14, and a bit conductive layer 80.例文帳に追加

不揮発性記憶装置１００は、半導体層１０のチャネル領域上に設けられ、ゲート絶縁層２２と、ゲート絶縁層２２上に設けられたゲート導電層１４と、ゲート導電層１４を挟むように半導体層１０に設けられた第１導電型の第１および第２不純物領域２４，３４と、ビット導電層８０とを含む。 - 特許庁

A semiconductor element comprises a metal gate electrode which has a lower portion filling a channel trench formed in a predetermined region of a substrate and an upper portion protruding from the substrate; a gate insulating film which is interposed between the metal gate electrode and the sidewall/bottom face of the channel trench; and source/drain regions which are formed in the substrate on both sides of the metal gate electrode.例文帳に追加

この素子は、下部分が基板の所定領域に形成されたチャンネルトレンチを満たし、上部が基板上に突き出された金属ゲート電極、チャンネルトレンチの側壁及び底面と、金属ゲート電極の間に介在されたゲート絶縁膜、及び金属ゲート電極の両側の基板に形成されたソース／ドレイン領域を具備する。 - 特許庁

The gate 47, which communicates with two gates and allows the molten thermoplastic resin injected from an injection gate 45 to flow in the boss part 41, is provided to the pedestal 42 and the thermoplastic resin injected from the injection gate 45 almost equally flows in the region opposed to the boss part 41 from the gate 47 to fill the boss part 41.例文帳に追加

台座４２に二つの湯口を介して連通し、射出ゲート４５から射出され溶融している熱可塑性樹脂をボス部４１に流入させる湯口４７を設け、前記射出ゲート４５から射出された前記熱可塑性樹脂が、前記湯口４７からボス部４１の対向する部位にほぼ均等に流入、充填するようにした。 - 特許庁

The semiconductor apparatus comprises an epitaxial layer 113, channel region 105 formed on the epitaxial layer, trench 103a extending from the surface of the channel region 105 to the epitaxial layer 113, gate oxide film 104 which covers the inner surface of the trench 103a, gate electrode 103 embedded inside the trench 103a, and buried oxide film 112 formed at a distance from the gate oxide film 104 below the gate electrode 103.例文帳に追加

本発明にかかる半導体装置は、エピタキシャル層１１３と、エピタキシャル層の上に形成されたチャネル領域１０５と、チャネル領域１０５の表面からエピタキシャル層１１３に達するトレンチ１０３ａと、トレンチ１０３ａの内面を被覆するゲート酸化膜１０４と、トレンチ１０３ａ内部に埋め込まれたゲート電極１０３と、ゲート電極１０３の下方に、ゲート酸化膜１０４と離間して形成された埋め込み酸化膜１１２とを有するものである。 - 特許庁

When a metal wiring layer connected with a gate layer is formed above the gate layer in order to transmit an electric signal to the gate layer of a MOS transistor formed in a functional circuit region adjacent to the cell formation region of an SRAM memory cell, the metal wiring layer is arranged in a layer different from a wordline layer formed above the gate layer at a metal damascene process using a second metal damascene process.例文帳に追加

ＳＲＡＭメモリセルのセル形成領域に隣接した機能回路領域に形成されるＭＯＳトランジスタのゲート層に電気的信号を伝達するために前記ゲート層と接続される金属配線層を前記ゲート層の上方に形成する場合に、前記ゲート層の上方に金属ダマシン工程で形成されるワードライン層とは互いに異なる層で第２の金属ダマシン工程を用いて前記金属配線層を配置する。 - 特許庁

The method for manufacturing the nonvolatile memory cell comprises the steps of: forming a tunnel oxide film, a floating gate electrode, a dielectric film, and a control gate electrode; forming a source and drain region by processing a source/drain ion implantation; forming an oxide layer on the source and drain region by selectively processing oxidation; and forming a spacer on the both sides of the floating gate electrode and the control gate electrode.例文帳に追加

半導体基板上部にトンネル酸化膜、フローティングゲート電極、誘電体膜及びコントロールゲート電極を形成する段階と、ソース／ドレインイオン注入工程を行ってソース及びドレイン領域を形成する段階と、選択的酸化工程を行って前記ソース及びドレイン領域上に酸化層を形成する段階と、前記フローティングゲート電極及びコントロールゲート電極の両側面にスペーサを形成する段階とを含んでなる。 - 特許庁

A nonvolatile memory element comprises a semiconductor substrate, a tunnel oxide film formed on one region of the semiconductor substrate, the floating gate of a trench structure formed on the tunnel oxide film, a control gate formed in the internal space of the trench structure of the floating gate, and an insulating film between the gates formed between the floating gate and the control gate.例文帳に追加

本発明に係る不揮発性メモリ素子は、半導体基板と、前記半導体基板の一領域上に形成されるトンネル酸化膜と、前記トンネル酸化膜上に形成されるトレンチ構造の浮遊ゲートと、前記浮遊ゲートのトレンチ構造の内部空間に形成される制御ゲートと、前記浮遊ゲートと制御ゲートの間に形成されるゲート間の絶縁膜とを含んで構成されることを特徴とする。 - 特許庁

In the CMOS semiconductor element where a gate electrode of two-layer structure consisting of a lower layer metal layer and an upper layer metal layer of different nitrogen content is formed in the NMOS region and the PMOS region on a semiconductor substrate through a gate insulating film, the lower layer metal layer is made shorter than the upper layer metal layer in the gate length direction.例文帳に追加

半導体基板上のＮＭＯＳ領域とＰＭＯＳ領域にゲート絶縁膜を介してそれぞれ窒素含有量の異なる下層金属層とその上に積層された上層金属層から成る２層構成のゲート電極が形成されたＣＭＯＳ半導体素子であって、前記下層金属層を前記上層金属層よりゲート長方向の長さを短くする。 - 特許庁

In a method of manufacturing a gate insulating film 20, which is interposed between a semiconductor substrate 4 and a gate electrode 22, nitrogen 12-containing ions are implanted in a region, which is formed with the gate insulating film, on the substrate 4 and an insulating film 18 consisting of a high-dielectric constant material is formed within the region implanted with ions to contrive to manufacture the film 20.例文帳に追加

半導体基板４とゲート電極２２の間に介在するゲート絶縁膜２０を製造する方法において、ゲート絶縁膜を形成する半導体基板の領域に窒素元素１２を含むイオンを注入し、イオンを注入した注入領域内に高誘電率材料からなる絶縁膜１８を形成してゲート絶縁膜２０を製造することとした。 - 特許庁

In a region in which a coverage of an active region where a gate electrode 14 is formed is ≥50% and an area thereof is ≥0.02 mm^2, carbon 15 is introduced into a polycrystalline silicon film 14' and then phosphorus 16 is introduced into the polycrystalline silicon film 14', which is patterned to form the gate electrode 14 on a gate insulating film 13.例文帳に追加

ゲート電極１４が形成されたアクティブ領域による被覆率が５０％以上かつその面積が０．０２ｍｍ^２以上の領域において、多結晶シリコン膜１４´に炭素１５を導入してから、多結晶シリコン膜１４´にリン１６を導入し、多結晶シリコン膜１４´をパターニングすることにより、ゲート絶縁膜１３上にゲート電極１４を形成する。 - 特許庁

This n-channel MOS transistor includes the gate electrode pattern made of a conductive metal nitride formed on a p-type silicon active region through a gate insulating film, n-type source and drain regions formed on one side of the gate electrode pattern and on the other side respectively in the p-type silicon active region, and the conductive metal oxide contains Si and V group elements.例文帳に追加

ｎチャネルＭＯＳトランジスタは、ｐ型シリコン活性領域上にゲート絶縁膜を介して形成された導電性金属窒化物よりなるゲート電極パターンと、前記ｐ型シリコン活性領域中、前記ゲート電極パターンの一方および他方の側にそれぞれ形成されたｎ型のソースおよびドレイン領域と、を含み、前記導電性金属窒化物は、ＳｉおよびＶ族元素を含む。 - 特許庁

This CMOS image sensor includes a semiconductor structure body having an impurity region 34 and a gate electrode 33, a first spacer 35A which is overlapped with a part of the impurity region and formed on one sidewall of the gate electrode, a second spacer 36A formed on the sidewall of the first spacer and a third spacer 36B formed on the other sidewall of the gate electrode.例文帳に追加

不純物領域３４及びゲート電極３３を有している半導体構造体と、前記不純物領域の一部とオーバーラップされ、前記ゲート電極の片側の側壁に形成された第１スペーサ３５Ａと、第１スペーサの側壁に形成された第２スペーサ３６Ａと、前記ゲート電極の他側の側壁に形成された第３スペーサ３６Ｂとを含んでなる。 - 特許庁

The aging device includes a semiconductor substrate 11, first and second diffusion layers 11A, 11B formed in a first element region AA1, a floating gate 14 formed on a channel region between the first and second diffusion layers 11A, 11B, and control gate electrodes 16 formed to be arranged at intervals of a constant spacing horizontally relative to the floating gate 14.例文帳に追加

本発明の例に係わるエージングデバイスは、半導体基板１１と、第１素子領域ＡＡ１内に形成される第１及び第２拡散層１１Ａ，１１Ｂと、第１及び第２拡散層１１Ａ，１１Ｂ間のチャネル領域上に形成されるフローティングゲート１４と、フローティングゲート１４に対して横方向に一定間隔をおいて並んで形成されるコントロールゲート電極１６とを備える。 - 特許庁

The nonvolatile semiconductor memory comprises a word gate 14 formed on a semiconductor substrate 10 via a first gate insulating layer 12, a source region or a drain region 16, 18 formed on the semiconductor substrate 10, and side wall-shaped first and second control gates 20, 30 formed along one side surface and the other side surface of the word gate, respectively.例文帳に追加

不揮発性半導体記憶装置は半導体基板１０上に第１ゲート絶縁層１２を介して形成されたワードゲート１４と、半導体基板１０に形成されたソース領域またはドレイン領域１６，１８と、ワードゲートの一方の側面および他方の側面に沿ってそれぞれ形成されたサイドウォール状の第１および第２コントロールゲート２０，３０と、を有する。 - 特許庁

The high-permittivity gate insulating film 102 is formed at the nMIS and pMIS formation regions on a single-crystal silicon substrate 100, a first metal film 103 without containing silicon and germanium is formed on the gate insulating film 102, the first metal film 103 is allowed to remain on the gate insulating film at the pMIS formation region, and the first metal film 103 is removed at the nMIS formation region.例文帳に追加

単結晶シリコン基板１００のｎＭＩＳおよびｐＭＩＳ形成領域に高誘電率ゲート絶縁膜１０２を形成し、ゲート絶縁膜１０２上にシリコンおよびゲルマニウムを含まない第一の金属膜１０３を形成し、ｐＭＩＳ形成領域のゲート絶縁膜上に第一の金属膜１０３を残して、ｎＭＩＳ形成領域の第一の金属膜１０３を除去する。 - 特許庁

The first control gate 114 and the second control gate 116 respectively include, at the cross-section in the gate lengthwise direction, the perpendicular surface, in the side where the first impurity diffusing region 160a and the second impurity diffusing region 160b are formed and has, in the facing side, a curved surface which is reduced in height toward the mutually facing direction.例文帳に追加

第１のコントロールゲート１１４および第２のコントロールゲート１１６は、ゲート長方向の断面において、それぞれ、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂが形成された側に垂直面を有するとともに、互いに対向する側に互いに対向する方向に向かって高さが低くなる湾曲面を有する。 - 特許庁

Thus the interference phenomenon generated between the selective transistor region and the cell gate is suppressed and space width between the selective transistor region and the nearest cell gate is reduced to improve storage properties, current properties of the cell gates around the selective transistor are maintained, appropriate cell properties are obtained, and program properties of the cell gate are kept uniform.例文帳に追加

それによって、選択トランジスタ領域とセルゲートとの間で干渉現象が発生するのを抑え、選択トランジスタ領域に最隣接のセルゲートとの間の幅を減らして保存特性を改善し、選択トランジスタ周辺のセルゲートの電流特性を維持するとともに、流れる電圧の過多過小を防いで好適なセル特性を得て、セルゲートのプログラム特性を均一に維持する。 - 特許庁

The semiconductor device comprises a silicon substrate 10, a floating gate 22 provided on the silicon substrate 10 with a first insulating layer 20 in between, a second insulating layer 26 which contacts at least a part of the floating gate 22, a control gate 28 formed on a second insulating layer 26, and a source region 14 and drain region 16 formed in the silicon substrate 10.例文帳に追加

半導体装置は、シリコン基板１０と、シリコン基板１０上に、第１の絶縁層２０を介在させて配置されたフローティングゲート２２と、フローティングゲート２２の少なくとも一部と接触する第２の絶縁層２６と、第２の絶縁層２６の上に形成されたコントロールゲート２８と、シリコン基板１０内に形成されたソース領域１４およびドレイン領域１６と、を含む。 - 特許庁

In order to solve a short channel effect in a highly integrated semiconductor device, a method of fabricating a semiconductor device includes steps of: forming gate patterns over an insulating layer and a silicon active region formed on a semiconductor substrate; removing the silicon active region exposed between the gate patterns; and filling a space between the gate patterns to form a plug.例文帳に追加

高集積半導体装置において、ショートチャンネル効果を克服するため、本発明に係る半導体素子の製造方法は半導体基板の上部に形成された絶縁層、及びシリコン活性領域上にゲートパターンを形成するステップ、前記ゲートパターンの間の露出したシリコン活性領域を取り除くステップ、及び前記ゲートパターンの間を埋め込んでプラグを形成するステップを含む。 - 特許庁

The semiconductor device includes: an element separating film 20 provided in a semiconductor layer 10; an element forming region zoned by the element separating film 20; gate wiring 140 extending over the element forming region and the element separating film 20; a sidewall 150 formed on the sidewall of the gate wiring 140; and a contact 200 connected with the gate wiring 140 positioned on the element separating film 20.例文帳に追加

この半導体装置は、半導体層１０に設けられた素子分離膜２０と、素子分離膜２０により区画された素子形成領域と、素子形成領域上及び素子分離膜２０上を延伸しているゲート配線１４０と、ゲート配線１４０の側壁に形成されたサイドウォール１５０と、素子分離膜２０上に位置するゲート配線１４０に接続するコンタクト２００とを備える。 - 特許庁

A gate electrode 15 of the MISFET comprises a first part extending on the surface of an element separation insulating layer 13 that has been polished to the same height as the surface of an element formation region of a silicon substrate 11, and a second part which extends from the first part and is embedded, through a gate oxide film, in a gate trench 16 formed inside an element formation region 14.例文帳に追加

ＭＩＳＦＥＴのゲート電極１５が、シリコン基板１１の素子形成領域の表面と同じ高さに研磨された素子分離絶縁層１３の表面上に延びる第１の部分と、第１の部分から延長し、素子形成領域１４の内部に形成されたゲートトレンチ１６内にゲート酸化膜を介して埋め込まれた第２の部分とを有する。 - 特許庁

The semiconductor film 221 comprises: a first conduction type region 111 composed of part of the laminated film on a gate insulation film 105; a second conduction type region 112 composed of the second semiconductor thin film 107 on a connection region 120 of a second conduction type shallow well region 104; and a non impurity introducing region 117 composed of the layered film placed between them.例文帳に追加

この半導体膜２２１は、ゲート絶縁膜１０５上の上記積層膜の一部からなる第１導電型領域１１１と、第２導電型の浅いウェル領域１０４の接続領域１２０上の第２の半導体薄膜１０７からなる第２導電型領域１１２と、それらの間に位置する上記積層膜からなる非不純物導入領域１１７とからなる。 - 特許庁

The field effect transistor comprises a source region and a drain region, a channel layer extending between the source region and the drain region comprising an organic semiconductor material, an electric insulating layer comprising an organic/inorganic mixed material arranged adjacently to the channel layer, and a gate region adjacent to the opposite side of the channel layer of the electric insulating layer.例文帳に追加

本発明はソース領域およびドレーン領域と、有機半導体材料からなる前記ソース領域と前記ドレーン領域の間を延びるチャネル層と、前記チャネル層に隣接するように配備された有機／無機混成材料からなる電気絶縁層と、ゲート領域が前記電気絶縁体層の前記チャネル層と反対側に隣接するように配備された電界効果トランジスタである。 - 特許庁

With respect to drain regions of an n-channel type MISFET and a p-channel type MISFET impressed with the voltage on standby, the length of a region between a region to connect a plug 14 and an n-type extension region or a p-type extension region is reduced in the extension direction of a gate electrode to limit the area of the drain region on a plane.例文帳に追加

スタンバイ時に電圧の印加されるｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのドレイン領域について、プラグ１４が接続される領域とｎ型エクステンション領域またはｐ型エクステンション領域との間の領域をゲート電極の延在方向で長さを縮小することによって平面におけるドレイン領域の面積の制限を行う。 - 特許庁