「gate region」に関連した英語例文の一覧と使い方(51ページ目) - Weblio英語例文検索

The ESD protection device of the present invention includes a transistor structure having trenched active regions, and a pedestal gate region is formed.例文帳に追加

本発明によるＥＳＤ保護デバイスは、トレンチ状の能動領域を有するトランジスタ構造を含み、その間にペデスタル・ゲート領域を形成する。 - 特許庁

The at least one scanning line is located in the scanning line region of the scanning line trench and electrically connected to the gate electrode of the thin film transistor.例文帳に追加

少なくとも１つの走査線は、走査線トレンチの走査線領域の中に位置し、薄膜トランジスタのゲート電極と電気的に接続される。 - 特許庁

A source region 14 of the trench power MOS transistor is provided on the same level as a gate electrode 21a of the surface channel CMOS transistor.例文帳に追加

トレンチパワーＭＯＳトランジスタのソース領域１４は、表層チャンネルＣＭＯＳトランジスタのゲート電極２１ａと同じレベルに設けられている。 - 特許庁

A silicide layer 20d is formed on the upper surface and the side surface of a gate electrode wiring 14b located in the shared contact formation region.例文帳に追加

シェアードコンタクト形成領域に位置するゲート電極配線１４ｂの上面上及び側面上にはシリサイド層２０ｄが形成されている。 - 特許庁

A switching element is formed on a unit pixel region demarcated by gate wiring adjacent to each other and data wiring adjacent to each other.例文帳に追加

スイッチング素子は、互いに隣接するゲート配線と互いに隣接するデータ配線によって画定される単位ピクセル領域に形成される。 - 特許庁

The first multilayer film 141 is formed on the semiconductor substrate 10 between the first dispersion region 11 and the gate insulating film 32.例文帳に追加

第１多層膜１４１は、第１拡散領域１１とゲート絶縁膜３２との間において、半導体基板１０の上に形成されている。 - 特許庁

Then nitrogen or fluorine is implanted in the semiconductor substrate 1 in the transistor formation region 220, 230 through the gate insulating films 3 (or 6).例文帳に追加

そして、ゲート絶縁膜３（または６）越しに、トランジスタ形成領域２２０，２３０の半導体基板１に対して、窒素またはフッ素を注入する。 - 特許庁

Gate electrodes of the reset transistor, the source follower transistor, and the select transistor intersect the part elongated in the first direction of the second region.例文帳に追加

リセットトランジスタ、ソースフォロワトランジスタ、及びセレクトトランジスタのゲート電極の各々が、第２の領域の第１の方向に長い部分と交差している。 - 特許庁

The first and second semiconductor regions FD1 and FD2 accumulate charge flowing into a region directly below the respective gate electrodes TX1 and TX2.例文帳に追加

第１及び第２半導体領域ＦＤ１，ＦＤ２は、各ゲート電極ＴＸ１，ＴＸ２の直下の領域に流れ込む電荷を蓄積する。 - 特許庁

A back plane 26 forms a gate region underneath the read transistor 20 with the potential of the back plane affected by polarization of the ferroelectric capacitor.例文帳に追加

バックプレーン２６は読取りトランジスタ２０の下にゲート領域を形成し、バックプレーンの電位は強誘電性キャパシタの分極の影響を受ける。 - 特許庁

Then, a metal film is film-formed, and each surface of the gate electrode, source electrode and drain region that are formed in a peripheral domain is silicided.例文帳に追加

その後、金属膜を成膜し、周辺領域に形成されたゲート電極、ソース領域及びドレイン領域の各表面のシリサイド化を行なう。 - 特許庁

The device has a high resistance layer 6b which is formed by ion implantation of V(vanadium) between a second gate region 6 and a channel layer 4.例文帳に追加

第２ゲート領域６とチャネル層４との間に、Ｖ（バナジウム）をイオン注入することによって形成した高抵抗層６ｂを備える。 - 特許庁

Alternatively, the interface between the gate insulating film and the semiconductor region contains hydrogen or hydroxyl group (OH) ranging from 1E20/cm^3 to 1E22/cm^3.例文帳に追加

或いは、ゲート絶縁膜と半導体領域の界面に１Ｅ２０／cm^3から１Ｅ２２／cm^3の範囲の水素あるいは水酸基（ＯＨ）が存在する。 - 特許庁

The fourth terminal may act as a second base region or Schottky gate electrode as well as the second cathode type structure 122.例文帳に追加

上記第４の端子は、第２のカソードタイプの構造１２２の他に、第２のベース領域またはショットキーゲート電極の形態をとることができる。 - 特許庁

A gate electrode 85 is provided during formation of a transistor, which is performed after an element separation trench 2 and an corresponding active region are formed.例文帳に追加

素子分離用トレンチ２と、対応する能動領域とを構成した後に行われるトランジスタの形成中に、ゲート電極８５を備える。 - 特許庁

To make a semiconductor element include many channels by changing the form of an active region of the semiconductor substrate before forming a gate electrode.例文帳に追加

本発明は、ゲート電極を形成する以前に半導体基板の活性領域の形態を変化させて多数のチャネルを有するようにする。 - 特許庁

The high-resistance region suppresses the flow of the current interposed between the source and drain electrodes 3, 7 when applying no voltage to the gate electrode 5.例文帳に追加

高抵抗領域は、ゲート電極５に電圧を印加していない時のソース電極３とドレイン電極７間の電流の流れを抑制する。 - 特許庁

Recessed parts are prepared in the opposite side of the said gate part and directly adjacently thereto by etching in this etching region.例文帳に追加

このエッチング領域の中でのエッチングにより、前記ゲート部分の反対側側面の上におよびそれに直接に隣接して凹部が作成される。 - 特許庁

Gate electrodes 118a, 118b each having a first and a second spacer 124, 132 are formed on an active region of a semiconductor substrate 100.例文帳に追加

半導体基板１００の活性領域上に第１、第２スペーサ１２４、１３２を有するゲート電極１１８ａ、１１８ｂを形成する。 - 特許庁

A memory cell structure is equipped with a field effect switch provided with a gate terminal 1000 possessed of a trench upper part and a depletion region in a substrate.例文帳に追加

メモリセル構造は、基板内の空乏領域およびトレンチ上部を有するゲート端子１０００を有する電界効果スイッチを備えている。 - 特許庁

In the process for polishing the insulating layer, a fear that the speed of polishing is not uniform and the gate electrode in the logic circuit region is exposed before the stopper layer in a memory region is exposed even if the logic circuit region is polished comparatively faster than the memory region is eliminated.例文帳に追加

従って、絶縁層を研磨する工程において、研磨の速度が一様でなく、ロジック回路領域の方がメモリ領域に対して比較的速く研磨されてしまっても、メモリ領域におけるストッパ層が露出する前に、ロジック回路領域におけるゲート電極が露出してしまう恐れがなくなる - 特許庁

A semiconductor device includes a device isolated structure which is formed on a semiconductor substrate, and defines an active region; a surrounded channel structure which connects a source region and a drain region, and is separated from the semiconductor substrate under the active region by a predetermined distance; and a gate electrode surrounding the surrounded channel structure.例文帳に追加

本発明は半導体素子及びその製造方法に関し、特にゲート電極でサラウンディングチャンネル構造を取り囲むよう素子を設計することにより、電流駆動能力とショートチャンネル效果の改善によってトランジスタの制御能力を向上させ、高速の低電圧半導体素子を形成することができる技術である。 - 特許庁

A great part of the noise introduced from a gate electrode 107 is propagated to the region 104 through the substrate 101 from the region 103 of the epitaxial film 102 and reaches an n" diffused region 109, by completely separating these regions 103 and 104 with a trench structure of element isolating region 105.例文帳に追加

これらの領域１０３，１０４を、トレンチ構造の素子分離膜１０５で完全に分離することにより、ゲート電極１０７から導入されたノイズの大部分は、エピタキシャル薄膜１０２の領域１０３から基板１０１を介して領域１０４に伝搬し、Ｎ^+ 拡散領域１０９に達する。 - 特許庁

In the semiconductor nonvolatile memory device, a tunnel insulating film is provided between a tunnel region in a drain region and the side surface of a floating gate electrode formed in a form of being embedded in a fine hole, and a first conductivity type tunnel preventing region which is in an electrically floating state is provided in the vicinity of the surface of the drain region in contact with the fine hole.例文帳に追加

ドレイン領域内のトンネル領域と微細穴に埋め込まれる形で形成されたフローティングゲート電極の側面との間にはトンネル絶縁膜を設け、微細穴に接するドレイン領域の表面付近には、電気的にフローティング状態である第１導電型のトンネル防止領域を設けた。 - 特許庁

The reset MOS transistor 52 is provided with a gate structure 10, the N-type impurity introduction region 20 formed in the upper surface of a P well 4, an N^+-type impurity introduction region 11d formed in the upper surface of the N-type impurity introduction region 20, and an N^+-type impurity introduction region 11s.例文帳に追加

リセットＭＯＳトランジスタ５２は、ゲート構造１０と、Ｐウェル４の上面内に形成されたＮ型不純物導入領域２０と、Ｎ型不純物導入領域２０の上面内に形成されたＮ^+型不純物導入領域１１ｄと、Ｎ^+型不純物導入領域１１ｓとを備えている。 - 特許庁

The scanning line has a body including a gate electrode of the TFT superposed on the channel region as planely seen and extended in a direction perpendicular to a longitudinal direction of the channel region of the TFT, and a protrusion protruded in the longitudinal direction of the channel region from the body at a side of a channel adjacent region as planely seen.例文帳に追加

走査線は、ＴＦＴのチャネル領域の長手方向に交わる方向に延びると共に平面的に見てチャネル領域に重なるＴＦＴのゲート電極を含む本体部と、平面的に見てチャネル隣接領域の脇において本体部からチャネル領域の長手方向に突出する突出部とを有する。 - 特許庁

The surface concentration top region 14A of the p-type diffusion region 14 can be made comparatively high in impurity concentration because an opening is provided to a field oxide film 4 avoiding the gate electrode 6 and impurities are diffused by implanting impurity ions through the opening, and a surface leakage current occurring between itself and the source region and drain region of the adjacent MOS transistor can be restrained.例文帳に追加

Ｐ型拡散領域１４の表面濃度頂上領域１４Ａは、ゲート電極６と重ならずフィールド酸化膜４を開孔しイオン打ち込みによって拡散するため、比較的高濃度にすることができ、隣接したＭＯＳトランジスタのソース領域、ドレイン領域との表面リーク電流を抑制できる。 - 特許庁

In the power semiconductor device 101 for which an element region 51 where a trench gate electrode 3 is formed and a terminating region 52 surrounding the element region 51 are set, a modified silicon oxide film 11 is provided as a breakdown voltage insulating film in the terminating region 52 on a silicon monocrystalline substrate 1.例文帳に追加

トレンチゲート電極３が形成された素子領域５１及び素子領域５１を囲む終端領域５２が設定された電力用半導体装置１０１において、シリコン単結晶基板１上における終端領域５２に、耐圧用絶縁膜として改質シリコン酸化膜１１を設ける。 - 特許庁

Further, the IGBT is provided with a collector electrode 22, an emitter electrode 40, and a gate electrode 36 neighbored to the p-_-type body region 42 connecting the n+_-type emitter region 38 to the n+_-type virtual emitter region 32 and the n-_-type drift region 28 ( in which the channel 44 is formed) through an insulation film 34.例文帳に追加

さらに、コレクタ電極２２と、エミッタ電極４０と、ｎ^＋型エミッタ領域３８とｎ^＋型仮想エミッタ領域３２を繋ぐ前記ｐ型ボディ領域４２及びｎ^−型ドリフト領域２８（チャネル４４が形成される領域）に絶縁膜３４を介して隣合うゲート電極３６を備えている。 - 特許庁

Next, an insulating film is made on the element-forming region at the main face of the substrate and on an element isolating region, and the insulting film 11 is left on the element isolating region through selective anisotropic etching, and also a sidewall spacer A, on the sidewall of the gate electrode 7, and a connection hole 11B, on the semiconductor region, are made.例文帳に追加

次に基板主面の素子形成領域上と素子分離領域上に絶縁膜を形成し、異方性エッチングを選択的に行なって素子分離領域上に絶縁膜１１を残存させると共に、ゲート電極７の側壁にサイドフォールスペーサ１１Ａ、半導体領域上に接続孔１１Ｂを形成する。 - 特許庁

The transistor comprises: a semiconductive metal oxide channel layer (51); a source region (64) and a drain region (65) provided in the semiconductive metal oxide channel layer (51); and a gate structure which is positioned between the source region (64) and the drain region (65) and on the semiconductive metal oxide channel layer (51).例文帳に追加

本発明によるトランジスタは、半導電性金属酸化物チャネル層（５１）と、半導電性金属酸化物チャネル層（５１）に提供されたソース領域（６４）およびドレイン領域（６５）と、ソース領域（６４）とドレイン領域（６５）との間、かつ半導電性金属酸化物層（５１）の上のゲート構造とを備える。 - 特許庁

After a process, in which a cobalt silicide film 8 which covers a source/drain diffusion layer region 7 as well as a gate electrode 4 of a polycrystal silicon is formed, there are provided process where an impurity ion is implanted in the region between the source/drain diffusion layer region and a channel region, which is thermally processed to form an SD extension 61.例文帳に追加

多結晶シリコンのゲート電極４及びソース・ドレイン拡散層領域を７覆うコバルトシリサイド膜８を形成する工程の後に、ソース・ドレイン拡散層領域とチャネル領域との間の領域に不純物イオンを注入してこれを熱処理してＳＤエクステンション６１を形成する工程を備える。 - 特許庁

The semiconductor device includes the transistor having a source-drain region and a channel region in a semiconductor substrate made of a predetermined crystal, and an extension region provided with the channel region interposed from a gate-width direction and where an epitaxial crystal having a lattice constant different from that of the predetermined crystal is buried.例文帳に追加

所定の結晶からなる半導体基板内にソース・ドレイン領域およびチャネル領域を有するトランジスタと、ゲート幅方向から前記チャネル領域を挟むように設けられ、前記所定の結晶と異なる格子定数を有するエピタキシャル結晶が埋め込まれた拡張領域と、を備えた半導体装置を提供する。 - 特許庁

There are provided a first conductive first semiconductor region disposed on a semiconductor substrate, a second conductive second semiconductor region constructing a photoelectric conversion element together with part of the first semiconductor region, and a gate electrode for transferring electric charges generated in the photoelectric conversion element to a second conductive third semiconductor region.例文帳に追加

半導体基板に配される第１導電型の第１の半導体領域と、その一部と光電変換素子を構成する第２導電型の第２の半導体領域と、光電変換素子で生成した電荷を第２導電型の第３の半導体領域へ転送するゲート電極とを有している。 - 特許庁

After a protective film 6 has been formed on the first insulation film 4 in the DRAM circuit region 11 and on the logic circuit region 12, except a prescribed region 51 of the diffusion layer 5 formed on the periphery of a specified gate electrode 3a, a silicide layer 7 is formed above the prescribed region 51 by salicide method.例文帳に追加

ＤＲＡＭ回路領域１１に形成された第１の絶縁膜４上と、所定のゲート電極３ａの周辺に形成された拡散層５の所定領域５１を除いたロジック回路領域１２上に、保護膜６を形成した後、所定領域５１の上部にシリサイド層７をサリサイド法により形成する。 - 特許庁

The semiconductor image pickup element includes: a first conductivity-type semiconductor region 21 formed on a semiconductor substrate 30; a transfer gate 23 formed on the semiconductor substrate 30; a photodiode region 34 formed on the first conductivity-type semiconductor region 21; and a second conductivity-type floating diffusion region 31.例文帳に追加

半導体基体３０に形成された第１導電型の半導体領域２１と、半導体基体３０上に形成された転送ゲート２３と、第１導電型の半導体領域２１に形成されたフォトダイオード領域３４、及び、第２導電型のフローティングディフュージョン領域３１とを備える半導体撮像素子を構成する。 - 特許庁

The semiconductor device manufactured by this manufacturing method comprises an active region including a high-voltage element region and a low-voltage element region, a semiconductor substrate 100 defined as an inactive region, an element isolation film 110 formed on the inactive region of the semiconductor substrate 100, and a gate oxide film 120 formed on the high-voltage region of the semiconductor substrate so that it has a uniform thickness.例文帳に追加

本発明の製造方法により製造された半導体素子は、高電圧素子領域と低電圧素子領域とを含む活性領域と、不活性領域とで定義される半導体基板と、前記半導体基板の不活性領域に形成される素子分離膜と、前記半導体基板の高電圧素子領域上に均一な厚さを有するように形成されるゲート酸化膜とを含む。 - 特許庁

In a two-transistor PMOS memory cell 40, having a PMOS floating gate (FG) transistor 40a and a PMOS selection gate (SG) transistor 40b, the drain of the FG transistor and the source of the selecting gate transistor are formed by a common P+ diffusion region 48 formed in an N-well 42.例文帳に追加

ＰＭＯＳフローティングゲート（ＦＧ）トランジスタ（４０ａ）とＰＭＯＳ選択ゲート（ＳＧ）トランジスタ（４０ｂ）とを有する２トランジスタＰＭＯＳメモリセル（４０）において、ＦＧトランジスタのドレインとＳＧトランジスタのソースはＮ−ウェル（４２）内に形成された共通のＰ＋拡散領域（４８）により形成される。 - 特許庁

A gate electrode 15 is formed via a gate oxidized film 14 on a prescribed channel region 13 on a semiconductor substrate 11 enclosed with an element isolation oxide film 12, and a source/drain diffusion layer 16 is formed on the both-side substrates, and the gate electrode 15 is coated with dielectric 17.例文帳に追加

素子分離酸化膜１２に囲まれた半導体基板１１上における所定のチャネル領域１３上にゲート酸化膜１４を介してゲート電極１５、その両側の基板上にはソース／ドレイン拡散層１６が形成されゲート電極１５は絶縁膜１７で覆われている。 - 特許庁

Since the distance (d1) between the gate electrode 5 and the drain electrode, the distance (d2) between the gate electrode 5 and the drain wiring, and the distance between the gate electrode 5 and the drain diffusion region can be made larger than those in the conventional semiconductor device having the same size, the capacitance between them can be reduced.例文帳に追加

このようなゲート電極構造により、ゲート電極−ドレイン電極間距離（ｄ１）、ゲート電極−ドレイン配線間距離（ｄ２）、ゲート電極−ドレイン拡散領域間距離を同じサイズの従来のものより大きくすることができるのでそれらの間の容量が低減される。 - 特許庁

The nonvolatile memory 100 comprises a gate insulation layer 22 provided on the channel region of a semiconductor layer 10, a gate conductive layer 14 provided on the gate insulation layer 22, first conductivity type first and second impurity regions 34 and 24, and a bit conductive layer 80.例文帳に追加

不揮発性記憶装置１００は、半導体層１０のチャネル領域上に設けられたゲート絶縁層２２と、ゲート絶縁層２２上に設けられたゲート導電層１４と、第１導電型の第１および第２不純物領域３４，２４と、ビット導電層８０とを含む。 - 特許庁

A metal film 76 on a gate made of Au is formed at the opening of the mask 78 by the lift-off method, a WSi film 71a is subjected to patterning with the metal film 76 on the gate as a mask, and a gate electrode 71 made of WSi is formed right above the p-type region 90.例文帳に追加

マスク７８の開口部に、リフトオフ法によりＡｕからなるゲート上金属膜７６を形成し、ゲート上金属膜７６をマスクとしてＷＳｉ膜７１ａをパターニングして、ｐ型領域９０の直上にＷＳｉからなるゲート電極７１を形成する。 - 特許庁

A plurality of gate lines 48 are arranged on the first substrate 21 in parallel and at equal intervals, a plurality of data lines are arranged to the gate line 48 in parallel and at equal intervals at the right angle, and one dot is formed by a region surrounded by the gate line 48 and the data line.例文帳に追加

第１の基板２１上に複数のゲート線４８が平行かつ等間隔に配置され、ゲート線４８とは直角に複数のデータ線が平行かつ等間隔に配置され、ゲート線４８とデータ線とで囲まれた領域により１つのドットが形成されている。 - 特許庁

The p-channel type field effect transistor comprises: a gate electrode GE2 arranged with a gate insulating film 3 interposed therebetween; and a source-drain region arranged inside a trench g2 provided in the silicon substrate 1 at both sides of the gate electrode GE2, and formed of SiGe having a larger lattice constant than that of Si.例文帳に追加

このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。 - 特許庁

A second semiconductor insulating film 45 is provided so as to cover the floating gate 41a and the first insulating film, and a control gate 42 over the second semiconductor insulating film 45 is provided so as to cover the floating gate 41a while overlapping a part of the second conductive semiconductor region.例文帳に追加

フローティングゲートおよび第１の絶縁膜を被覆するよう第２の半導体絶縁膜４５を配置し、この第２の半導体絶縁膜上にあって、この第２の導電性の半導体領域の一部と重なり、フローティングゲートを被覆するように制御ゲート４２を配置する。 - 特許庁