「gate region」に関連した英語例文の一覧と使い方(47ページ目) - Weblio英語例文検索

A gate electrode includes a first portion 5a, positioned above the channel region and a second portion 5b positioned above the source/drain regions.例文帳に追加

ゲート電極は、チャネル領域の上方に位置する第１部分５ａと、ソース／ドレイン領域の上方に位置する第２部分５ｂとを有する。 - 特許庁

To reduce local current close formation generated between the end part of the body region of one conductivity type and the end part of a first gate insulation film.例文帳に追加

一導電型ボディー領域の端部と第１のゲート絶縁膜の端部との間で発生する局部電流密集を低減する。 - 特許庁

Since the transfer gate 130 can overlap the transfer facilitation region 140 sufficiently, transfer efficiency can be enhanced.例文帳に追加

これにより、転送ゲート部１３０と転送容易化領域１４０とのオーバーラップを十分にとることができ、転送効率を向上できる。 - 特許庁

Also, the device has a gate electrode layer 640 provided on the P type well region 614 through an insulation layer 650, a first N type impurity layer 620 provided in the P type well region 614 in one side of the gate electrode layer 640, and a second N type impurity layer 622 provided in the P type well region 614 in the other side of the gate electrode layer 640.例文帳に追加

さらに、Ｐ型ウエル領域６１４の上に絶縁層６５０を介して設けられたゲート電極層６４０と、ゲート電極層６４０の一方の側方におけるＰ型ウエル領域６１４内に設けられた第１のＮ型不純物層６２０と、ゲート電極層６４０の他方の側方におけるＰ型ウエル領域６１４内に設けられた第２のＮ型不純物層６２２と、を有する。 - 特許庁

A P channel type thin-film transistor of the inverter circuit has a channel region, a semiconductor layer provided with a plurality of impurity regions of a P type, a gate insulating film disposed on the semiconductor layer, and a gate electrode disposed on the gate insulating film.例文帳に追加

またインバータ回路のＰチャネル型薄膜トランジスタは、チャネル領域と、複数のＰ型の不純物領域が設けられた半導体層と、前記半導体層上に設けられたゲイト絶縁膜と、前記ゲイト絶縁膜上に設けられたゲイト電極と、を有する。 - 特許庁

A P-channel type thin film transistor in the inverter comprises a semiconductor layer where a channel region and a plurality of P-type impurity regions are formed, a gate insulating film disposed on the semiconductor layer, and a gate electrode formed on the gate insulating film.例文帳に追加

またインバータ回路のＰチャネル型薄膜トランジスタは、チャネル領域と、複数のＰ型の不純物領域が設けられた半導体層と、前記半導体層上に設けられたゲイト絶縁膜と、前記ゲイト絶縁膜上に設けられたゲイト電極と、を有する。 - 特許庁

On the top and side surfaces of a body region 32 of the silicon layer 14 which is obtained by removing source and drain regions from the silicon layer 14, a gate insulation film 36 is formed, and a gate electrode 40 is so formed as to cover the gate insulation film 36.例文帳に追加

シリコン層１４の領域であってソース領域およびドレイン領域を除いた領域であるボディー領域３２の上面および側面には、ゲート絶縁膜３６が形成されており、そのゲート絶縁膜３６を覆ってゲート電極４０が形成されている。 - 特許庁

In a memory transistor (M11, etc.), a gate electrode and gate insulation films, including a tunnel insulation film, are laminated on the semiconductor-channel forming region provided on the surface of a substrate to provide discretely in the form of a plane charge storing means in the gate insulation film.例文帳に追加

メモリトランジスタ（Ｍ１１等）において、基板表面に設けられた半導体のチャネル形成領域上にトンネル絶縁膜を含むゲート絶縁膜とゲート電極が積層され、ゲート絶縁膜内に平面的に離散化された電荷蓄積手段を有する。 - 特許庁

The trench gate type semiconductor device is provided with a gate electrode 18 embedded in a trench 14 formed on an Si substrate 12 via a gate insulating film 16, and source/drain diffusing layers 20 formed on the surface region of the substrate 12 beside the trench 14.例文帳に追加

本トレンチゲート型半導体装置は、Ｓｉ基板１２に形成したトレンチ１４内にゲート絶縁膜１６を介して埋め込んだゲート電極１８と、トレンチ１４の側方のＳｉ基板１２表面領域に形成したソース／ドレイン拡散層２０とを備えている。 - 特許庁

A gate electrode 102a, and a source electrode 103a and a drain electrode 103b are formed with a semiconductor layer 101 interposed therebetween, and a region where the gate electrode 102a and the drain electrode 103b are not overlapped with each other is provided for the semiconductor layer between the gate electrode 102a and the drain electrode 103b.例文帳に追加

半導体層１０１を挟んでゲート電極１０２ａとソース電極１０３ａ、ドレイン電極１０３ｂを形成し、半導体層のうちゲート電極１０２ａとドレイン電極１０３ｂとの間にこれらが重ならない領域を設ける。 - 特許庁

Since a voltage to be applied to the gate electrode 35 of the FET 200 is held by a gate capacitance existing between the gate electrode 35 and a LDD(lightly-doped-drain) region 33, a capacitor is not needed specially in a pixel and, thus, a pixel whose effective light emission area is large is obtained.例文帳に追加

電流制御用ＦＥＴ２０２のゲート電極３５とＬＤＤ領域３３との間のゲート容量によりゲート電極３５にかかる電圧が保持されるため、画素内に特にコンデンサは必要なく、有効発光面積の大きい画素が得られる。 - 特許庁

In a MISFET, a plurality of gate electrodes 2 are connected to one contact region 6, capacitance parasitic between the gate electrodes and a substrate is divided by a plurality of the gate electrodes, and thus the capacity is reduced and the high frequency characteristics are improved.例文帳に追加

ＭＩＳＦＥＴにおいて、一つのコンタクト領域６に複数本のゲート電極２が接続されており、ゲート電極と基板との間に寄生する容量を複数本のゲート電極で分割することにより、容量が減少して高周波特性が向上する。 - 特許庁

The second transistor includes a second interface layer 536 formed on a second channel region of the substrate, a second gate dielectric layer 538 formed on the second interface layer, second gate electrodes 540, 542 formed on the second gate dielectric layer.例文帳に追加

第２のトランジスタは、基板の第２のチャネル領域上に形成された第２の界面層５３６と、第２の界面層上に形成された第２のゲート誘電体層５３８と、第２のゲート誘電体層上に形成された第２のゲート電極５４０，５４２とを具備する。 - 特許庁

The first transistor includes a first interface layer 516 formed on a first channel region of the substrate, a first gate dielectric layer 518 formed on the first interface layer, first gate electrodes 520, 522 formed on the first gate dielectric layer.例文帳に追加

第１のトランジスタは、基板の第１のチャネル領域上に形成された第１の界面層５１６と、第１の界面層上に形成された第１のゲート誘電体層５１８と、第１のゲート誘電体層上に形成された第１のゲート電極５２０，５２２とを具備する。 - 特許庁

The gate shape structure of the input protective circuit unit is removed and the breakdown voltage of the diode does not depend upon the breakdown voltage of a gate oxide film 21 like in a conventional diode which retains the gate electrode at the same voltage as the region 33 whereby a high breakdown voltage is obtained.例文帳に追加

入力保護回路部のゲート状構造は除去されており、ゲート電極を高濃度Ｎ＋型領域３３と同電位に保つ従来のダイオードのように、ダイオードの耐圧がゲート酸化膜２１の耐圧に依存しないため、高耐圧が得られる。 - 特許庁

Also P channel type thin film transistor of an inverter circuit has a channel region, a semiconductor layer with a plurality of P type impurity regions mounted thereon, a gate insulating film mounted on the semiconductor layer and a gate electrode mounted on the gate insulating film.例文帳に追加

またインバータ回路のＰチャネル型薄膜トランジスタは、チャネル領域と、複数のＰ型の不純物領域が設けられた半導体層と、前記半導体層上に設けられたゲイト絶縁膜と、前記ゲイト絶縁膜上に設けられたゲイト電極と、を有する。 - 特許庁

In each capacitance-element forming region 5 at the power supply, MISFET elements 7 are so formed as to use as each capacitance element at the power supply, a gate-capacitance element comprising a gate electrode 9, a gate insulating film 12, and a semiconductor substrate 17 of each MISFET element 7.例文帳に追加

当該電源間容量素子形成領域５に、ＭＩＳＦＥＴ素子７を形成し、当該ＭＩＳＦＥＴ素子７のゲート電極９、ゲート絶縁膜１２及び半導体基板１７で構成されるゲート容量素子を電源間容量素子として用いる。 - 特許庁

A P-channel thin film transistor of the inverter circuit has a channel region, a semiconductor layer provided with a plurality of P-type impurity regions, a gate insulating film provided on the semiconductor layer, and a gate electrode provided on the gate insulating film.例文帳に追加

またインバータ回路のＰチャネル型薄膜トランジスタは、チャネル領域と、複数のＰ型の不純物領域が設けられた半導体層と、前記半導体層上に設けられたゲイト絶縁膜と、前記ゲイト絶縁膜上に設けられたゲイト電極と、を有する。 - 特許庁

The nitrogen inlet region N12 is formed in a control gate electrode 29C of a MOS transistor T53 and near a junction interface between the control gate electrode 29C and an interlayer insulation film 24, and a channel-doped layer 125 is formed in the well layer 121 under a floating gate electrode 27.例文帳に追加

また、ＭＯＳトランジスタＴ５３のコントロールゲート電極２９Ｃ内には、層間絶縁膜２４との接合界面近傍に窒素導入領域Ｎ１２が形成され、フローティングゲート電極２７の下層のウエル層１２１内には、チャネルドープ層１２５が形成されている。 - 特許庁

Before the gate electrode 5 is formed, a gate insulating film 4 having a nitrided region at its inside from the interface between the film 4 and a semiconductor substrate 1 or the gate electrode 5 is formed by adding nitride to the interface between an aluminum oxide layer which becomes the insulating film 4 and the substrate 1 or electrode 5.例文帳に追加

ゲート電極５の形成前に、ゲート絶縁膜４となる酸化アルミニウム層の半導体基板１との界面側またはゲート電極５との界面側に窒素を添加し、その界面から内部の領域が窒化されたゲート絶縁膜４を形成する。 - 特許庁

In a PMOS region on a semiconductor substrate 10, a p-type gate electrode 19 is formed via a first gate insulating film 18, with a first sidewall 25 of a relatively thick film formed on the side surface of the p-type gate electrode 19.例文帳に追加

半導体基板１０上のＰＭＯＳ領域には第１のゲート絶縁膜１８を介してｐ型ゲート電極１９が形成され、該ｐ型ゲート電極１９の側面には相対的に大きい膜厚を有する第１のサイドウォール２５が形成されている。 - 特許庁

Also, each gate signal from the main and ancillary gate generation part 206 is inputted in the trim region-test pattern generation part 208, and a gate signal in the arbitrary scanning and ancillary scanning direction is obtained independently, so that a plurality of test patterns can be printed on the same printing paper separately.例文帳に追加

主・副走査ゲート発生部２０６からの各種ゲート信号がトリム領域・テストパターン生成部２０８に入力され、任意の主走査・副走査方向のゲート信号が独立に得られ、複数のテストパターンを、独立して同一の印刷用紙に印字できる。 - 特許庁

A P channel thin-film transistor of an inverter circuit has a channel region, a semiconductor layer provided with a plurality of impurity regions of a P type, a gate insulating film provided on the semiconductor layer, and a gate electrode provided on the gate insulating film.例文帳に追加

またインバータ回路のＰチャネル型薄膜トランジスタは、チャネル領域と、複数のＰ型の不純物領域が設けられた半導体層と、前記半導体層上に設けられたゲイト絶縁膜と、前記ゲイト絶縁膜上に設けられたゲイト電極と、を有する。 - 特許庁

In the electron emission region, a gate insulating layer 10 and a gate electrode 14 are formed on the silicon substrate 1 so as to enclose the periphery of the head part of a cathode 19, and an inter-layer insulating layer 21 and a focusing electrode 43 are formed on the upper layer of the gate electrode 14.例文帳に追加

電子放出領域においては、カソード１９の先端部周囲を取り囲むように、シリコン基板１にゲート絶縁層１０、ゲート電極１４が形成され、ゲート電極１４の上層には層間絶縁層２１、集束電極４３が形成されている。 - 特許庁

A gap between the first region and the second region is set so that an impact ionization phenomenon is caused by a difference between the first voltage and the second voltage when the first gate electrode and the second gate electrode are turned on, and so that the impact ionization phenomenon does not occur when at least one of the first gate electrode and the second gate electrode is turned off.例文帳に追加

前記第１領域と前記第２領域との間の間隔は、前記第１ゲート電極及び前記第２ゲート電極がオン状態である場合に、前記第１電圧と前記第２電圧との差によってインパクトイオン化現象が発生し、前記第１ゲート電極及び前記第２ゲート電極の少なくとも一方がオフ状態である場合に、インパクトイオン化現象が発生しないように設定される。 - 特許庁

A semiconductor device is a p-channel MOS field-effect transistor which comprises a semiconductor substrate, a gate oxide film provided on the semiconductor substrate, a gate electrode provided on the gate oxide film, and two p^+ source/drain diffusion regions formed in an n-well region in the semiconductor substrate, each having a p^- offset region.例文帳に追加

半導体装置は、半導体基板と、半導体基板上に設けられたゲート酸化膜と、ゲート酸化膜上に設けられたゲート電極と、半導体基板内のｎウエル領域に形成され、それぞれＰ^−のオフセット領域を有する２つのＰ^＋のソース／ドレイン拡散領域とを有する、Ｐチャネル型ＭＯＳ電界効果トランジスタである。 - 特許庁

A selection gate electrode CG of a CG shunt portion is formed so that a second height d2 from the principal surface of a semiconductor substrate 1 of the selection gate electrode CG of the CG shunt portion positioned in a feeding region is lower than a first height d1 of a selection gate electrode CG from the principal surface of the semiconductor substrate 1 in a memory cell forming region.例文帳に追加

給電領域に位置するＣＧシャント部の選択ゲート電極ＣＧの半導体基板１の主面からの第２高さｄ２が、メモリセル形成領域の選択ゲート電極ＣＧの半導体基板１の主面からの第１高さｄ１よりも低くなるように、ＣＧシャント部の選択ゲート電極ＣＧを形成する。 - 特許庁

In an insulated gate field-effect transistor, by having a channel length 28 longer than the length in the direction of channel of a gate electrode, an electric field is not entirely applied on both sides of a channel region 19, or a very weak offset region, which is very weak when compared with the part vertically below the gate electrode, in characteristically formed.例文帳に追加

絶縁ゲート型電解効果トランジスタにおいて、チャネル長２８をゲート電極１５のチャネル長方向の長さよりも長くすることにより、チャネル領域１９の両側部にゲート電極による電界の全くかからないあるいはゲート電極垂直下に比較して非常に弱いオフセット領域を形成することを特徴とする。 - 特許庁

A source region 2 and drain region 3 are formed apart from each other in a surface layer section of a substrate 1 of a memory cell transistor in a memory cell and a floating gate electrode 7 is arranged through a tunnel insulating film 6 on the substrate 1 and a control gate electrode 9 is arranged through an inter-gate layer insulating film 8 on this electrode 7.例文帳に追加

メモリセルでのメモリセルトランジスタにおいて基板１の表層部にソース領域２およびドレイン領域３が離間して形成され、基板１の上にトンネル絶縁膜６を介してフローティングゲート電極７が配置されるとともに、フローティングゲート電極７の上にゲート層間絶縁膜８を介してコントロールゲート電極９が配置されている。 - 特許庁

Thereafter, a sidewall insulating layer is formed on a sidewall located on an inner side of a first gate etched part, the residual part of the film 5 is subjected to second gate etching to bore an opening in the insulating film 5, and reverse type impurities are introduced into the channel formation impurity region 4 through the opening to form a gate impurity region.例文帳に追加

その後は、たとえば第１のゲートエッチング箇所より内側の側壁にサイドウォール絶縁層を形成した後に、第１のゲートエッチング後に残った絶縁膜部分に対し第２のゲートエッチングを行い、絶縁膜５を開口し、この開口から逆導電型の不純物をチャネル形成不純物領域４内に導入して、ゲート不純物領域を形成する。 - 特許庁

In a photoetching process step for forming gate wiring having a first compensation pattern, data wiring to define a pixel region formed to intersect with the gate wiring and the source/drain electrode, the capacitor electrode having the second compensation pattern formed on the prescribed region of the gate wiring is inclusively constituted.例文帳に追加

本発明は、第１補償パターンを有するゲート配線と、前記ゲート配線と交差されるように形成されて画素領域を定義するデータ配線と、ソース／ドレイン電極形成のためのフォトエッチング工程時、絶縁膜を間に置き、前記ゲート配線の所定領域上に形成され第２補償パターンを有するキャパシタ電極を包含して構成される。 - 特許庁

The width X of the source region 5 adjacent to the memory gate electrode 3 is set wider than the width Y of the drain region 6 adjacent to the control gate electrode 4 in the direction in which the memory electrode 3 and the control gate electrode 4 are extended.例文帳に追加

メモリゲート電極３、コントロールゲート電極４、ソース領域５およびドレイン領域６を有する半導体装置において、メモリゲート電極３およびコントロールゲート電極４が延伸する方向の幅であって、メモリゲート電極３に隣接するソース領域５の幅Ｘをコントロールゲート電極４に隣接するドレイン領域６の幅Ｙに比べて長くする。 - 特許庁

In the formation of source-drain region of a MOS transistor with LDD structure, after forming a gate electrode 103 via a gate insulating film 102 on a p-type silicon substrate 101, ion implantation is performed using the gate electrode 103 or the like as an ion implantation mask, furthermore, an n-low concentration impurity region 106 is formed by heat treatment.例文帳に追加

ＬＤＤ構造を有するＭＯＳトランジスタのソース・ドレイン領域の形成において、Ｐ型シリコン基板１０１上にゲート絶縁膜１０２を介して、ゲート電極１０３を形成後、ゲート電極１０３等をイオン注入マスクとして、イオン注入を行い、さらに熱処理によって、ｎ−低濃度不純物領域１０６を形成する。 - 特許庁

A MONOS element 71 comprises a first gate insulating film 111 so formed on a main surface 1f as to be positioned above an n-type well region 2n, a first gate electrode 51 provided on the first gate insulating film 111, and a pair of p-type impurity regions 33 and 36 constituted of a p-type impurity region.例文帳に追加

ＭＯＮＯＳ素子７１は、ｎ型ウェル領域２ｎ上に位置するように主表面１ｆ上に形成された第１のゲート絶縁膜１１１と、第１のゲート絶縁膜１１１上に設けられた第１のゲート電極５１と、ｐ型不純物領域により構成される１対のｐ型不純物領域３３および３６とを含む。 - 特許庁

Access information is acquired including gate information and user numbers to be transmitted from a facility system 10 when a user passes through the gate, and the region information associated with the acquired gate information is retrieved, and the status of the user is managed based on the retrieved region information and the acquired first authenticated information.例文帳に追加

ユーザのゲート通過に応じて設備系システム１０から送信される、ゲート情報と利用者番号とを含む入退室情報を取得し、この取得したゲート情報と関連付けられる領域情報を検索し、この検索された領域情報と取得した第１の被認証情報とに基づいて、ユーザの滞在状態を管理する。 - 特許庁

This semiconductor device includes: a semiconductor substrate 101 containing first conductivity type impurities and having an element formation region 170; gate electrodes 125 formed on the element formation region 170 by interposing gate insulation films 132; and source/drain regions 150 formed on both sides of the gate electrodes 125 and containing second conductivity type impurities.例文帳に追加

半導体装置は、第１導電型の不純物を含み、素子形成領域１７０を有する半導体基板１０１と、素子形成領域１７０上にゲート絶縁膜１３２を挟んで形成されたゲート電極１２５と、ゲート電極１２５の両側方に形成され、第２導電型の不純物を含むソース／ドレイン領域１５０とを備える。 - 特許庁

As stated above, the surface of a part of the source region 12 and the drain region 13 is formed lower than the other regions, whereby a current flowing concentratedly on an upper face of the recess concerned of the gate electrode 10 flows uniformly in the entire trench 8, and an effective gate width of the recess formed so that its depth changes in the gate width direction is widened.例文帳に追加

このように、ソース領域１２とドレイン領域１３の一部の表面を他よりも低くすることにより、ゲート電極１０の当該凹部上面に集中して流れていた電流がトレンチ部８の全体に一様に流れるようになり、ゲート幅方向に深さが変化するように形成された凹部の実効的なゲート幅が広がる。 - 特許庁

To obtain a method for manufacturing an MOSFET in which the generation of a short channel effect is prevented by suppressing the intrusion of impurity ions in the channel direction through a simple means at the time of forming an extension region in the MOSFET having a notch and gate electrode and decreasing the overlap of the notch and gate electrode and the extension region thereby sustaining a specified gate length.例文帳に追加

ＭＯＳＦＥＴの製造方法に関し、ノッチ・ゲート電極をもつＭＯＳＦＥＴに於けるエクステンション領域を形成する際、簡単な手段で不純物イオンがチャネル方向に入り込むことを抑制してノッチ・ゲート電極とエクステンション領域との重なりを小さくし、所定のゲート長を維持して短チャネル効果が生じないようにする。 - 特許庁

In the high withstand voltage element area 7, a high withstand voltage side source region 13 and a high withstand voltage side drain region 14 adjacent to a channel region 38 opposed to the gate electrode 11 for the high withstand voltage element are formed on a surface layer part of the silicon substrate 2.例文帳に追加

また、高耐圧素子領域７において、シリコン基板２の表層部に、高耐圧素子用ゲート電極１１に対向するチャネル領域３８隣接する高耐圧側ソース領域１３および高耐圧側ドレイン領域１４を形成する。 - 特許庁

The surface of the silicon substrate 11 inside the element formation region 10A is low from a boundary to the isolation region 10B toward a center of the element formation region 10A viewed in an extension direction of the gate wiring 15, and then is high sequentially.例文帳に追加

素子形成領域１０Ａ内のシリコン基板１１の表面は、ゲート配線１５の延長方向に見て、素子分離領域１０Ｂとの境界から素子形成領域１０Ａの中央に向かって一旦低くなり、次いで、順次に高くなる。 - 特許庁

An elongated part 10, which has an elongated shape projecting from a surface of the substrate 1 in a region with the photoelectric conversion region 3 exposed thereto and in which a portion of the elongated shape is a charge concentration region 12 acting as a gate, is formed.例文帳に追加

光電変換領域３が露出している領域において基板１の表面から突出する細長形状を有し細長形状の一部が、ゲートとなる電荷集中領域１２である細長部１０が形成されている。 - 特許庁

The semiconductor layer is locally thinned, the channel formation region is provided in the thinned region, and the second insulating layer covers at least the first insulating layer provided on the side surface of the semiconductor layer in the region which overlaps with the gate electrode.例文帳に追加

半導体層は局所的に薄膜化され、薄膜化された領域にチャネル形成領域が設けられており、第２絶縁層は、少なくともゲート電極が重畳する領域の半導体層の側面に設けられた第１絶縁層を覆う。 - 特許庁

A part of an impurity region which is formed in a semiconductor 4 where channels are formed and located on the side of a source region 8 is covered with a thick insulating film 10, and a gate insulating film 11 is formed on a channel forming region to form a level difference.例文帳に追加

チャネルが形成される半導体４に形成した不純物領域のうち、少なくともソース領域８の側を厚い絶縁膜１０で覆い、チャネル形成領域の上にゲート絶縁膜１１を形成し、これにより段差を形成する。 - 特許庁

An oblique trench 10 is formed in a drain region 7 using a silicon oxide film 6 on a gate electrode 5 as a mask, and the width of the drain region 7 is set to a minimum width with which the contact region can be formed, thereby reducing the drain junction capacity and leakage current.例文帳に追加

ゲート電極５上のシリコン酸化膜６をマスクにドレイン領域７に斜めトレンチ１０を形成して、ドレイン領域７の幅をコンタクト領域を形成できる最小幅にすることで、ドレイン接合容量とリーク電流を減少させる。 - 特許庁

The semiconductor thin film is provided with an LDD region 4 positioned on both sides of the gate electrode, where n-type impurities are present in low density, and a source/drain region 3 positioned on the outer side of the LDD region where the n-type impurities are present at high concentration.例文帳に追加

半導体薄膜は、ゲート電極の両側に位置しn型不純物が低濃度に存在するＬＤＤ領域４、及びＬＤＤ領域の外側に位置しn型不純物が高濃度に存在するソース／ドレイン領域３を有する。 - 特許庁