「gate region」に関連した英語例文の一覧と使い方(48ページ目) - Weblio英語例文検索

A conductive region 15 is provided between the collector electrode 10 and the gate electrode 8 closest to it to a position deeper than the pn junction surface of a base region 4 and a drift region 3, potential is made to float and it is turned to a field plate.例文帳に追加

コレクタ電極１０とこれに最も近いゲート電極８との間に、ベース領域４とドリフト領域３とのＰＮ接合面よりも深い位置まで、導電性領域１５を設け、その電位をフローティングにしてフィールドプレートとする。 - 特許庁

A transistor 10 comprising an active region having a channel layer, with source and drain electrodes 20, 22 formed in contact with the active region and a gate 24 formed between the source and drain electrodes and in contact with the active region.例文帳に追加

トランジスタ１０は、チャネル層を有する活性領域を含み、この活性領域と接触してソースおよびドレイン電極２０，２２が形成され、このソース電極とドレイン電極との間にあって活性領域と接触したゲート２４が形成される。 - 特許庁

In the field-effect transistor which has a source region 3, a channel region 4, and a drain region 5 within the nitride system semiconductor, a gate electrode 7 is made of tungsten, tungsten alloy, molybdenum, or molybdenum alloy, and the carrier concentration of the source region 3 is higher than the carrier concentration of the channel region 4.例文帳に追加

ナイトライド系半導体内に、ソース領域３、チャネル領域４およびドレイン領域５を有する電界効果トランジスタにおいて、ゲート電極７がタングステン、タングステン合金、モリブデンまたはモリブデン合金からなり、ソース領域３のキャリア濃度がチャネル領域４のキャリア濃度よりも高いことを特徴とする電界効果トランジスタを構成する。 - 特許庁

When it is decided that a specified region is a second region (S23: YES) and the pixels in the specified region are all equal in the grayscale variation amount, the specified region is determined as the second region, and a second gate pulse for applying a second pulse, corresponding to the grayscale variation amount to a pixel electrode, is generated (S24 to S33).例文帳に追加

特定領域が第二領域であると判断され（Ｓ２３：ＹＥＳ）、その特定領域内での画素の階調変化量が全て同一である場合には、その特定領域が第二領域として決定されて、画素電極に階調変化量に応じた第二パルスを印加するための第二ゲートパルスが生成される（Ｓ２４〜Ｓ３３）。 - 特許庁

There are further provided an element isolation region for electrically isolating the photoelectric conversion element and an adjacent element, a second conductive fourth semiconductor region constructing an adjacent element adjoining the second semiconductor region via the element isolation region, and wiring disposed on the element isolation region for imparting electric potential to the gate electrode.例文帳に追加

さらに、光電変換素子と隣接する素子とを電気的に分離する素子分離領域と、第２の半導体領域と素子分離領域を介して隣接する、その隣接する素子を構成する第２導電型の第４の半導体領域とを有し、ゲート電極へ電位を与えるための配線が素子分離領域上に配されている。 - 特許庁

In this semiconductor device, including between an external connection terminal and an internal circuit region, an NMOS transistor for ESD protection having a gate potential fixed to a ground potential, an external connection terminal is formed above a drain region of the NMOS transistor for ESD protection, and the drain region is surrounded by a source region via a channel region.例文帳に追加

外部接続端子と内部回路領域との間にゲート電位をグランド電位に固定したＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、外部接続端子はＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域上に形成し、ドレイン領域はチャネル領域を介してソース領域に囲まれるようにした。 - 特許庁

Each of the field-effect transitor cells 20 has a structure of a MOSFET and a drain region 2 and a source region 3 are formed on the main surface of the P-type silicon substrate 1 with spacing and a gate electrode 16 is formed on the channel part 4 between both regions 2, 3 through a gate insulating film 5.例文帳に追加

各電界効果型トランジスタセル２０は、ＭＯＳＦＥＴの構造を有し、ｐ形シリコン基板１の主表面側にドレイン領域２とソース領域３とが離間して形成され、両領域２，３間のチャネル部４上にゲート絶縁膜５を介してゲート電極１６が形成されている。 - 特許庁

Then, after donor impurities are injected in the NMIS region RN and acceptor impurities are injected in the PMIS region RP among the first polysilicon film E1a and a second polysilicon film formed thereon, these are processed to form an n-type gate electrode and a p-type gate electrode.例文帳に追加

その後、第１多結晶シリコン膜Ｅ１ａおよびその上に形成した第２多結晶シリコン膜のうち、ＮＭＩＳ領域ＲＮにはドナー不純物を、ＰＭＩＳ領域ＲＰにはアクセプタ不純物を注入した後、これらを加工して、ｎ型のゲート電極とｐ型のゲート電極とを形成する。 - 特許庁

In a memory cell region 10A, for electric connection between a diffusion region 171A formed between a pair of gate structures and a wiring pattern 222 formed in a BPSG film 182, a polysilicon plug 191 is preliminarily formed at a state that it is self-aligned to a gate electrode 142.例文帳に追加

メモリセル領域１０Ａにおいては一対のゲート構造間に形成された拡散領域１７１ＡとＢＰＳＧ膜１８２に形成された配線パターン２２２との間の電気接続のため、予めポリシリコンプラグ１９１を、ゲート電極１４２に自己整合した状態で形成しておく。 - 特許庁

The p-type MIS transistor has a second gate electrode 14B formed on a second active region 11B, a second side wall 15B formed on a side of the second gate electrode 14B and a distortion generation layer 21 formed on the second active region 11B.例文帳に追加

ｐ型ＭＩＳトランジスタは、第２の活性領域１１Ｂの上に形成された第２のゲート電極１４Ｂと、第２のゲート電極１４Ｂの側面上に形成された第２のサイドウォール１５Ｂと、第２の活性領域１１Ｂに形成された歪み生成層２１とを有している。 - 特許庁

In the semiconductor device where an MOSFET is fabricated by injecting impurities, respectively, into the body part and the source-drain part of an SOI layer (Si active layer region) in an SOI substrate, a gate electrode is formed on the Si active layer region through a gate insulation film.例文帳に追加

ＳＯＩ基板におけるＳＯＩ層（Ｓｉ活性層領域）のボディ部，ソース・ドレイン部に各々の不純物を注入してＭＯＳＦＥＴを構成した半導体装置において、前記Ｓｉ活性層領域上に対しゲート絶縁膜を介してゲート電極を形成する。 - 特許庁

The barrier layer 8 has a p-type semiconductor layer 7 located between a region 22 on the top surface 8a with the gate electrode 5 formed thereon and the channel layer 3, and a semiconductor layer 10 located between a region 21 on the top surface 8a exposed from the gate electrode 5 and the channel layer 3.例文帳に追加

バリア層８は、ゲート電極５が形成された頂面８ａ上の領域２２とチャネル層３との間に位置するｐ型半導体層７と、ゲート電極５から露出する頂面８ａ上の領域２１とチャネル層３との間に位置する半導体層１０とを有する。 - 特許庁

Finally, a drain region 8 and a source region 9 are formed by forming an insulating gate 6 of polysilicon layer, having substantially T-shaped cross-section through the silicon oxide film 5, while filling the trench 4 and performing ion implantation and annealing using the insulating gate 6 as a mask.例文帳に追加

次に、溝部４を埋め込むように、シリコン酸化膜５を介して断面略Ｔ字状のポリシリコン層から成る絶縁ゲート６を形成し、絶縁ゲート６をマスクとしてイオン注入及びアニール処理を行うことにより、ドレイン領域８及びソース領域９を形成する。 - 特許庁

The oxide semiconductor film 40 and a gate electrode 20 are formed holding a gate insulating film 30 therebetween on a substrate 10, and a source region 42 and a drain region 43 to be electrically connected with a source electrode 62 and a drain electrode 63, respectively, are formed on the oxide semiconductor film 40.例文帳に追加

基板１０上に、ゲート絶縁膜３０を挟んで酸化物半導体膜４０とゲート電極２０を形成し、酸化物半導体膜４０に、ソース電極６２およびドレイン電極６３とそれぞれ電気的に接続されるソース領域４２およびドレイン領域４３を形成する。 - 特許庁

A U-shaped fin 305 is formed on an insulating layer 301 which resides on a substrate 360; a gate dielectric layer 362 and a gate electrode 363 are formed on one part of the fin; and a source region 403 and a drain region 404 are formed on both sides of the U-shaped fin 305.例文帳に追加

基板３６０上にある絶縁層３０１上にＵ字形フィン３０５が形成され、その一部の上にゲート誘電体層３６２及びゲート電極３６３が形成され、ソース領域４０３及びドレイン領域４０４が、Ｕ字形フィン３０５の両側に形成される。 - 特許庁

The radius of curvature r' of the upper corner of the first semiconductor region 61 located outside the gate insulating film 62 is greater than the radius of curvature (r) of the upper corner of the second semiconductor region 61 located under the gate insulating film 62 and is less than or equal to 2r.例文帳に追加

ゲート絶縁膜６２の外側に位置する部分の第１の半導体領域６１における上部コーナーの曲率半径ｒ’は、ゲート絶縁膜６２の下側に位置する部分の第１の半導体領域６１における上部コーナーの曲率半径ｒよりも大きく且つ２ｒ以下である。 - 特許庁

On a p silicon substrate 1131, a charge holding region 1133 consisting of a microparticle diffusion region 1133a, a gate insulation film 1137 consisting of an SiO_2 film, and an n polysilicon electrode 1138 functioning as a gate electrode are stacked sequentially from below.例文帳に追加

ｐ型シリコン基板１１３１上には、微粒子分散領域１１３３ａからなる電荷保持領域１１３３、ＳｉＯ_２膜からなるゲート絶縁膜１１３７及びゲート電極として機能するｎ型多結晶シリコン電極１１３８が下から順次積み上げられている。 - 特許庁

In a method for manufacturing a semiconductor device for forming two electrodes on a semiconductor substrate and a source region at a region being sandwiched by the gate electrodes in self-aligned manner, a thermal oxidation process for thermally oxidizing the sidewall of the gate electrodes is made before the process for forming a TEOS film.例文帳に追加

半導体基板上に２つのゲート電極を形成し、該ゲート電極に挟まれた領域に自己整合的にソース領域を形成する半導体装置の製造方法において、ＴＥＯＳ膜形成工程前に、該ゲート電極の側壁を熱酸化する熱酸化工程を行なう。 - 特許庁

A first semiconductor region 1 and a second semiconductor region 2 respectively having linear shapes are arranged in parallel with each other, and a first gate electrode 3 and a second gate electrode 4 respectively having linear shapes are arranged in parallel with each other so as to meet with these semiconductor regions at right angles.例文帳に追加

直線形状を有する第１の半導体領域１と第２の半導体領域２が互いに平行に配置され、これらの半導体領域と直行するように直線形状を有する第１のゲート電極３と第２のゲート電極４が互いに平行に配置されている。 - 特許庁

The field effect transistor 2 has a first and a second source/drain region 28 arranged on either side face of a gate electrode 4 with a channel region 26 formed in the interior of a semiconductor substrate 24 in a position interposed between the first and second source/drain regions 28 directly under the gate electrode 4.例文帳に追加

電界効果トランジスタ２は、ゲート電極４のいずれかの側面に配置された第１および第２ソース／ドレイン領域２８を備え、第１および第２ソース／ドレイン領域２８に挟まれた、ゲート電極４の直下に位置する半導体基板２４内に、チャネル領域２６が形成される。 - 特許庁

The device structure is such that an n-channel MISFET region and a p-channel MISFET region are formed, the n-channel MISFET has a first metal silicide film 115 for its gate electrode, and the p-channel MISFET has a second metal silicide film 119 for its gate electrode.例文帳に追加

ＮチャネルＭＩＳＦＥＴ領域とＰチャネルＭＩＳＦＥＴ領域とを形成し、ＮチャネルＭＩＳＦＥＴのゲート電極として第１の金属シリサイド膜１１５を、ＰチャネルＭＩＳＦＥＴのゲート電極として第２の金属シリサイド膜１１９をもつ構造とする。 - 特許庁

The dopant concentration of a scheduled region for forming the side surface of a trench for element isolation in an SOI layer 3 is made 1×10^18 cm^-3 or higher and the dopant concentration of a scheduled region for forming the side surface of a gate trench in the trench gate type MOS transistor is made under 1×10^18 cm^-3.例文帳に追加

ＳＯＩ層３における素子分離用トレンチの側面の形成予定領域の不純物濃度を１×１０^18ｃｍ^-3以上にするとともにトレンチゲート型ＭＯＳトランジスタでのゲートトレンチの側面の形成予定領域の不純物濃度を１×１０^18ｃｍ^^-3未満にする。 - 特許庁

The semiconductor device comprises a fin-shape active region 12, a first gate insulating film 13t for covering the top surface of the active region, and a second gate insulating film 13s for covering the side of the active layer.例文帳に追加

フィン状の活性領域１２と、活性領域の上面を覆う第１ゲート絶縁膜１３ｔと、活性領域の側面を覆う第２ゲート絶縁膜１３ｓとを備え、第１ゲート絶縁膜１３ｔの膜厚が第２ゲート絶縁膜１３ｓの膜厚よりも厚く構成される。 - 特許庁

A field oxide film 2, isolating the active region of a MOSFET is formed in a region on the surface of a p-type silicon substrate 1, a gate electrode is formed via a gate oxide film, ions are implanted into an arsenic ion implantation layer 5, and the substrate 1 is subjected to heat treatment to form a n-type diffused layer 6.例文帳に追加

ｐ型シリコン基板１上の表面の領域にＭＯＳＦＥＴの活性領域を分離するフィールド酸化膜２を形成し、ゲート酸化膜を介してゲート電極を形成し、ヒ素イオン注入層５にイオン注入し熱処理を行いｎ型拡散層６を形成する。 - 特許庁

The semiconductor device includes the FIN-shaped semiconductor 10 having a source region at one side and a drain region at the other side, and a gate electrode 17 formed to surround the FIN-shaped semiconductor 10 via a gate insulation film between the source and drain regions.例文帳に追加

本発明は、一方にソース領域、他方にドレイン領域が形成されたＦＩＮ状の半導体部１０と、ソース領域とドレイン領域との間で、ＦＩＮ状の半導体部１０をゲート絶縁膜を介して囲むように形成されたゲート電極１７とを備える半導体装置である。 - 特許庁

The logic circuit is formed of standard cells constituting the standard cell region SC, and the switching transistor of an MTCMOS which controls the power supply and leak route interruption of an adjacent logic circuit is formed of the basic cells of gate arrays constituting each gate array region GA.例文帳に追加

スタンダードセル領域ＳＣを構成するスタンダードセルにより論理回路が形成され、各ゲートアレイ領域ＧＡを構成するゲートアレイのベーシックセルにより、近接する論理回路部の電源供給とリーク経路遮断を制御するＭＴＣＭＯＳのスイッチトランジスタが形成されている。 - 特許庁

The semiconductor device 1 further includes a semiconductor region which becomes a source or a drain formed on the semiconductor substrate 1 at both sides of the gate electrode 4, and the stress liner film 3 formed by covering the semiconductor region, the lower stage of the element isolation insulating film 2, and the gate electrode 4.例文帳に追加

この半導体装置１は、ゲート電極４の両側の半導体基板１に形成されたソースあるいはドレインとなる半導体領域と、半導体領域、素子分離絶縁膜２の下段部、およびゲート電極４を覆って形成されたストレスライナー膜３とをさらに備えている。 - 特許庁

A feedback inverter 4 of a latch circuit 1 is configured from MOS transistors whose well region is connected to a power source or grounded, and a transfer gate 2 and an output inverter 3 are configured from a dynamic threshold MOS transistor in which a well region and a gate are connected to each other.例文帳に追加

ラッチ回路１の帰還用インバータ４は、ウェル領域が電源に接続または接地されたＭＯＳトランジスタから構成され、トランスファーゲート２および出力用インバータ３は、ウェル領域とゲートとが接続されたダイナミック・スレッショルドＭＯＳトランジスタから構成されている。 - 特許庁

To provide a semiconductor device and a method for manufacturing the same which can enhance an isolation breakdown strength between a source region and a drain region of a planar gate type MOSFET and a semiconductor substrate without increasing an on resistance Ron of a trench gate type VDMOSFET.例文帳に追加

トレンチゲート型ＶＤＭＯＳＦＥＴのオン抵抗Ｒonを増大させることなく、プレーナゲート型ＭＯＳＦＥＴのソース領域およびドレイン領域と半導体基板との間の分離耐圧を向上させることができる、半導体装置およびその製造方法を提供するこ。 - 特許庁

Similarly, the MOS transistor M12 is provided, at a boundary to the active region AR2 of the trench isolation oxide film 21, with a groove GP surrounding the active region AR2 and a gate electrode 32A is buried in the groove GP through the gate oxide film 30.例文帳に追加

また、ＭＯＳトランジスタＭ１２においても、トレンチ分離酸化膜２１の活性領域ＡＲ２との境界部分において活性領域ＡＲ２を囲むように溝部ＧＰが配設され、ゲート電極３２Ａは溝部ＧＰにもゲート酸化膜３０を間に挟んで埋め込まれている。 - 特許庁

To provide a semiconductor device, capable of allowing a longitudinal direction electric current to easily flow by eliminating trouble caused by the concentration of impurities in a channel-forming region, at the edge of a source region concerning a trench gate and a planar gate, and to provide a method for manufacturing the semiconductor device.例文帳に追加

新規な構成にてトレンチゲート部とプレーナゲート部におけるソース領域のエッジでのチャネル形成領域の不純物濃度に起因する不具合を解消して縦方向の電流を流しやすい半導体装置および半導体装置の製造方法を提供する。 - 特許庁

Also, since the abnormal resistance is suppressed, the necessity of increasing the gate width of the gate electrode 24 can be reduced, an increase in the area of the N-type region 14 and the P-type region 16 is suppressed and the semiconductor device 10 can be prevented from scaling up as a whole.例文帳に追加

また、抵抗異常の発生を抑制するために、ゲート電極２４のゲート幅を大きくする必要性が低減でき、Ｎ型領域１４とＰ型領域１６の面積が大きくなることを抑え、半導体装置１０全体として大型化することを低減できる。 - 特許庁

The gate 24 has a first portion 24B12 extended along the channel widthwise direction on the field region 20B, and a second portion 24B2 protruded to the drain region 28B side from one end of the first portion 24B12 in the channel widthwise direction and is formed in an L-shaped gate 25 in the top view.例文帳に追加

ゲート２４は、フィールド領域２０Ｂ上にてチャネル幅方向に沿って延びる第１部分２４Ｂ１２と、第１部分２４Ｂ１２のチャネル幅方向での一端よりドレイン２８Ｂ側に突出する第２部分２４Ｂ２とを有し、平面視でＬ型ゲート２５に形成されている。 - 特許庁

On semiconductor substrate 1, a DRAM region where a transistor gate electrode which is to be a component of DRAM is formed at high density as well as a peripheral circuit region, where a transistor gate electrode which is to be a component of peripheral circuit is formed at relatively low density are assured.例文帳に追加

半導体基板１上に、ＤＲＡＭの構成要素となるトランジスタのゲート電極を高密度に形成するためのＤＲＡＭ領域と、周辺回路の構成要素となるトランジスタのゲート電極を比較的低密度に形成するための周辺回路領域とを確保する。 - 特許庁

A MOSFET 1 includes an n^+SiC substrate 10, an n^-SiC layer 20, a p body 21, an n^+source region 22, a p^+region 23, a gate oxide film 30, a gate electrode 40, an interlayer insulating film 50, a contact electrode 80, a source electrode 60, and a drain electrode 70.例文帳に追加

ＭＯＳＦＥＴ１は、ｎ^＋ＳｉＣ基板１０と、ｎ^−ＳｉＣ層２０と、ｐボディ２１と、ｎ^＋ソース領域２２と、ｐ^＋領域２３と、ゲート酸化膜３０と、ゲート電極４０と、層間絶縁膜５０と、コンタクト電極８０と、ソース電極６０と、ドレイン電極７０とを備えている。 - 特許庁

This semiconductor device 100 includes an MOSFET 110 having: a gate electrode 115 formed above a silicon substrate 101; and a first impurity diffusion region 103 and a second impurity diffusion region 105, formed in the silicon substrate 101 in different sides of the gate electrode 115.例文帳に追加

半導体装置１００は、シリコン基板１０１の上部に設けられたゲート電極１１５と、ゲート電極１１５の異なる側方においてシリコン基板１０１に設けられた第一不純物拡散領域１０３および第二不純物拡散領域１０５とを有するＭＯＳＦＥＴ１１０を含む。 - 特許庁

To control a size of a gate electrode layer in processing and to control a regions of impurity diffusion layers (= a source region, a drain region) in a heat treatment step in particular when having a LDD structure as a gate length shortens with a MOS transistor made fine.例文帳に追加

ＭＯＳ型トランジスタの微細化に伴い、ゲート長が短くなり、特にＬＤＤ構造を有する場合には、加工時におけるゲート電極層の寸法制御性、また、熱処理工程時の不純物拡散層（＝ソース領域、ドレイン領域）の領域を制御することが重要となる。 - 特許庁

By electrically connecting the transfer gate TG2 to an N-type floating diffusion region FD1, a potential is changed in accordance with the amount of photogenerated charge transferred to the N-type floating diffusion region FD1.例文帳に追加

この転送ゲートＴＧ２が、Ｎ型浮遊拡散層ＦＤ１と電気的に接続されることによって、Ｎ型浮遊拡散層ＦＤ１に転送される光電荷量に応じてポテンシャルが変化する。 - 特許庁

Consequently, since the width of depletion region extending from first and second gate region 3, 7 can be shortened sufficiently enough to obtain a wider channel width, significant reduction in channel resistance can be realized.例文帳に追加

従って、第１、第２ゲート領域３、７から伸びる空乏層幅を十分に縮めることができ、チャネル幅を十分にとることができるため、チャネル抵抗低減を十分に図ることができる。 - 特許庁

The system comprises a semiconductor layer 10, an element isolation insulating layer 20 that comparts an element formation region 10HV, and an insulated gate field effect transistor 100 provided in the element formation region 10HV.例文帳に追加

半導体層１０と、素子形成領域１０ＨＶを画定する素子分離絶縁層２０と、前記素子形成領域１０ＨＶに設けられた絶縁ゲート型電界効果トランジスタ１００。 - 特許庁

A gate electrode and the lower electrode of capacity are formed on a substrate, an insulating film 116 is deposited, the active region of an NPN and a capacity region are opened for depositing an insulating film 117, and a base is formed.例文帳に追加

基板上にゲート電極と容量の下部電極を形成し、絶縁膜１１６を堆積し、ＮＰＮのアクティブ領域と容量領域を開口して絶縁膜１１７を堆積し、ベースを形成する。 - 特許庁

This semiconductor device includes, in a cell region for arranging an IGBT therein, a control gate electrode 13 capable of adjusting the quantity of holes in a p+ type substrate 1 becoming a collector region and the quantity of electrons in an FS layer 2a.例文帳に追加

ＩＧＢＴが配置されるセル領域にコレクタ領域となるｐ^+型基板１内のホールの量やＦＳ層２ａ内の電子の量を調整することができるコントロールゲート電極１３を備える。 - 特許庁

To provide a solid-state image sensor, capable of preventing charge from being injected from an impurity diffusion region such as a drain region to a floating gate and can improve S/N, and to provide an image capturing apparatus.例文帳に追加

ドレイン領域等の不純物拡散領域からフローティングゲートに電荷が注入されてしまうことを防止でき、Ｓ／Ｎを向上できる固体撮像素子及び撮像装置を提供する。 - 特許庁

To simplify a manufacturing process by improving the reliability of elements and standardizing a gate electrode material in a cell region and a logic region.例文帳に追加

素子の信頼性を向上させ、セル領域及びロジック領域でのゲート電極物質を統一して製造工程を簡略化することのできる半導体素子の二重ゲートの形成方法を提供する。 - 特許庁

A memory transistor 100 of a non-volatile semiconductor memory device is provided with a source region 12 and a drain region 14 formed in a silicon substrate 10 and a gate insulating layer (a first insulating layer) 20.例文帳に追加

不揮発性半導体メモリ装置のメモリトランジスタ１００は、シリコン基板１０内に形成されたソース領域１２およびドレイン領域１４と、ゲート絶縁層（第１の絶縁層）２０とを有する。 - 特許庁