「gate region」に関連した英語例文の一覧と使い方(45ページ目) - Weblio英語例文検索

The TFT element has a top gate structure in which a gate electrode layer 17 is arranged on a channel region, a TFT channel is protected by the gate electrode, and the TFT element is never turned ON by a back gate effect even if a potential varies corresponding to the output of the sensor discrete electrode so that the TFT element can be set stable in characteristics.例文帳に追加

ＴＦＴ素子のゲート電極層１７をチャネル領域の上に配置するトップゲート構造として、ＴＦＴチャネル部をゲート電極で保護し、センサ個別電極の出力に応じた電位変動があっても、ＴＦＴ素子がバックゲート効果によりＯＮすることなく、安定したＴＦＴ特性を得る。 - 特許庁

For a second gate insulation film provided at an area to a polycrystalline silicon 9 in a control gate electrode CG, a first insulation film 7 and a second insulation film 8 are formed on the end face of the floating gate electrode and at the upper end of the active region 3, and the second insulation film 8 is formed on the upper surface of the floating gate electrode.例文帳に追加

コントロールゲート電極ＣＧの多結晶シリコン９との間に設ける第２のゲート絶縁膜は、フローティングゲート電極の端面および活性領域３の上端部に第１の絶縁膜７と第２の絶縁膜８、フローティングゲート電極の上面に第２の絶縁膜８を形成する構成である。 - 特許庁

The recess gate forming method of the semiconductor device can improve the process failure by sufficiently taking an overlap margin between the recess gate region and a gate electrode, and minimize the amount of Vt movement between right/left cells for preventing a phenomenon generated by incorrect matching at the time of recess gate electrode formation.例文帳に追加

本発明は半導体素子のリセスゲート形成方法に関し、リセスゲート電極形成時の誤整合により発生する現象を防止するため、リセスゲート領域とゲート電極間のオーバーラップマージンを十分取るようにして工程不良の改善、及び左右セル間のＶｔ移動量を最少化させる技術に関するものである。 - 特許庁

The CMOS image sensor comprises a first conductivity type semiconductor substrate provided with a plurality of transistors, an active region overlapping the gate electrode of the transistor, an isolation region contiguous to the active region, and a first conductivity type heavily doped impurity ion region formed between the active region and the isolation region.例文帳に追加

本発明に係るＣＭＯＳイメージセンサは複数のトランジスタを具備する第１導電型の半導体基板と、前記トランジスタのゲート電極とオーバーラップするアクティブ領域と、前記アクティブ領域と隣接する素子分離膜と、前記アクティブ領域と素子分離膜との間に形成される高濃度の第１導電型の不純物イオン領域とを含んでいることを特徴とする。 - 特許庁

The semiconductor device includes: a substrate; a semiconductor layer formed on the substrate in an island shape; a source region, a drain region, a channel region, and a body region formed in the semiconductor layer; a body contact region continuously formed in the body region; a charge storage layer formed on the semiconductor layer; and a gate electrode formed on the charge storage layer.例文帳に追加

基板と、基板上に島状に形成された半導体層と、前記半導体層中に形成されたソース領域、ドレイン領域、チャネル領域、およびボディ領域とを備え、前記ボディ領域に連続して形成されたボディコンタクト領域と、前記半導体層上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを備える。 - 特許庁

The semiconductor device comprises a channel region having a heterojunction of a first semiconductor region of a gallium nitride or an indium gallium nitride and a second semiconductor region of an indium aluminum nitride, a gate electrode facing the heterojunction from one side of the channel region, and a third semiconductor region of a gallium nitride containing a p-type impurity and facing the heterojunction from the other side of the channel region.例文帳に追加

窒化ガリウム又は窒化インジウムガリウムの第１半導体領域と窒化インジウムアルミニウムの第２半導体領域のヘテロ接合を有するチャネル領域と、そのチャネル領域の一方側からヘテロ接合に対向しているゲート電極と、そのチャネル領域の他方側からヘテロ接合に対向しているｐ型の不純物を含んでいる窒化ガリウムの第３半導体領域を備えている。 - 特許庁

An N-type impurity is injected selectively into a region in which an N-type transistor has been formed, and then a first insulating film 120 is deposited on the surfaces of the N-type gate pattern, the P-type gate pattern, and the substrate.例文帳に追加

Ｎ型トランジスタ形成領域に選択的にＮ型不純物を注入し、その後、前記Ｎ型ゲートパターン、Ｐ型ゲートパターン及び基板表面上に第１絶縁膜１２０を蒸着する。 - 特許庁

A region of the gate contact is exposed to energy of some form, wherein the energy transforms a portion of the state-switchable material from a nonconductive state to a conductive state, the conductive portion defining the gate contact.例文帳に追加

ゲートコンタクト領域の一部がある形式のエネルギに露出させられ、このエネルギは状態切替可能材料の一部を非導電性から導電性に変質させ、導電部分はゲートコンタクトを規定する。 - 特許庁

An ONO gate insulating film G of three-layered structure composed of Si oxide film 6/Si nitride film 5/Si oxide film 4 is formed on the surface of an N-type CCD channel region 3, and a poly-Si transfer electrode 7 is provided on the ONO gate insulating film G.例文帳に追加

n型CCDチャネル領域3表面に、Si酸化膜6/Si窒化膜5/Si酸化膜4の3層構造のONOゲート絶縁膜Gが形成され、ONOゲート絶縁膜G上に、ポリSi転送電極7を設けている。 - 特許庁

To provide a semiconductor device that has a fine MOS transistor where a thin gate oxide film is used, a source/drain region is formed by self alignment, and a shallow channel has a gate length of 0.5 μm or less.例文帳に追加

薄いゲート酸化膜を用い、セルファラインでソース／ドレイン領域が形成され、浅いチャネル領域が０．５μｍ以下のゲート長を持つ微細なＭＯＳトランジスタを備えた半導体装置を提供する。 - 特許庁

To obtain a nonvolatile memory in which erasure is accomplished by passing a tunnel current between the channel region and a floating gate without providing any overlapped part between the floating gate and the source.例文帳に追加

本発明は、不揮発性メモリにおいて、フローティングゲートとソースとの間にオーバーラップ部分を設けずに、チャネル領域とフローティングゲートとの間でトンネル電流を流して消去を行うことを特徴とする。 - 特許庁

Thereby, electric field concentration on the vicinity of a transfer gate TG end easily causing a crystal defect in the floating diffusion region FD in turning off the transfer gate is prevented, and leak current is suppressed.例文帳に追加

これにより、転送ゲートがオフ時に、フローティングディフュージョン領域ＦＤにおいて、結晶欠陥が生じ易い転送ゲートＴＧ端付近への電界集中を防ぎ、リーク電流を抑制する。 - 特許庁

A selection gate transistor 14b has a second gate electrode, which is provided adjacently to the memory cell transistor and partially disposed on the single-crystal silicon layer in the second region.例文帳に追加

選択ゲートトランジスタ１４ｂは、第２のゲート電極を有し、この第２のゲート電極がメモリセルトランジスタに隣接し且つ一部が第２の領域の単結晶シリコン層上に位置するよう設けられている。 - 特許庁

Continuously, the polycrystalline silicon film used as a control gate 5 is allowed to grow, the control gate 5 is formed by patterning, and a region 6 that becomes drain and source regions is formed for manufacturing a nonvolatile semiconductor memory.例文帳に追加

続けてコントロールゲート５となる多結晶シリコン膜を成長させ、コントロールゲート５を、パターンニングにより形成し、ドレイン、ソース領域となる領域６を形成して不揮発性半導体メモリを製造する。 - 特許庁

At least one side of the second gate electrode 114b in the gate-width direction is retracted toward the element region side with respect to the second insulating films 113b on the groove-type element separation insulating film 12.例文帳に追加

第２のゲート電極１１４ｂは、ゲート幅方向の少なくとも一方側の端部が溝型素子分離絶縁膜１２上の第２絶縁膜１１３ｂに対して素子領域側に後退している。 - 特許庁

Further, a p-type impurity is ion-implanted into an upper layer of the gate electrode 78 of the transistor using a mask 51 having an opening 50 narrower than a gate electrode width to form an LDD region 90.例文帳に追加

また、トランジスタのゲート電極７８の上層にゲート電極幅よりも狭い開口部５０を有するマスク５１を用いてｐ型の不純物をイオン注入してＬＤＤ領域９０を形成する。 - 特許庁

The spreading of a depletion layer is suppressed by forming a heavily doped impurity region between a gate electrode and an electrode pad of an FET, a second FET having contiguous wiring, a gate metal layer, and an impurity layer.例文帳に追加

ＦＥＴのゲート電極および電極パッド、配線が隣接する他のＦＥＴ、ゲート金属層、不純物領域との間に高濃度不純物領域を設けて空乏層の広がりを抑制する。 - 特許庁

The back gate electrode 2n is held at the same potential as that of the front gate electrode 6n, and extends from a position opposed to the channel region 40n to positions opposed to the low-density regions 412n and 422n.例文帳に追加

バックゲート電極２ｎは、フロントゲート電極６ｎと同一の電位に保持され、チャネル領域４０ｎと対向する位置からに低濃度領域４１２ｎ、４２２ｎと対向する位置まで延在している。 - 特許庁

Consequently, since electric field will not concentrate on the drain end of a channel region 130n that faces the edge parts of the gate electrode 2n across a gate insulating layer 2, impact ionization is less likely to occur.例文帳に追加

このため、ゲート電極３ｎのエッジ部分に対してゲート絶縁層２を介して対向するチャネル領域１３０ｎのドレイン端では、電界が集中しないので、インパクトイオン化が発生しにくい。 - 特許庁

The junction FET 1 has a built-in pn diodes 2, 3 formed on the main face of the n^+ substrate 12 to electrically connect the p^+ layer 9 in the gate region to the gate electrode 14.例文帳に追加

この接合ＦＥＴ１は、さらに、ｎ^＋基板１２の主面に形成され、ゲート領域のｐ^＋層９とゲート電極１４とを電気的に接続するｐｎダイオード２、３を内蔵している。 - 特許庁

The outermost gate bus line 46 and the outermost source bus line 48, located on the outermost side of an effective display region 45, are formed with breadths wider than those of gate bus lines 44 and source bus lines 47.例文帳に追加

有効表示領域４５の最も外側に位置する最外ゲートバス配線４６および最外ソースバス配線４８をゲートバス配線４４およびソースバス配線４７よりも幅広に形成する。 - 特許庁

A gate insulating film 103 made of the non-conductive charge trap layer, and a memory cell region having a memory cell made of a gate electrode and source/drain diffusion layers are formed on a semiconductor substrate 101.例文帳に追加

半導体基板１０１に、非導電性電荷トラップ層からなるゲート絶縁膜１０３、ゲート電極およびソース・ドレイン拡散層とからなるメモリセルを有するメモリセル領域を形成する。 - 特許庁

A thin-film transistor 300 is formed in a dual gate structure in which a first gate electrode 311 and a second electrode 332 face each other through a channel formation region 321c of a semiconductor layer 321.例文帳に追加

第１ゲート電極３１１と第２ゲート電極３３２とが、半導体層３２１のチャネル形成領域３２１ｃを介して対面しているデュアルゲート構造にて、薄膜トランジスタ３００を形成する。 - 特許庁

After an n-type semiconductor region 6 is formed on the principal surface of a semiconductor substrate 1Sub, a memory gate electrode MG and the charge accumulation layer CSL of a split-gate type memory cell are formed thereon.例文帳に追加

半導体基板１Ｓｕｂの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。 - 特許庁

At the time, since the N-type impurities 31 can reach the inside of the P well 11 through the gate structure 15, the N-type impurity introduction region 17 is formed at the lower part of the gate structure 15 as well.例文帳に追加

このとき、Ｎ型不純物３１はゲート構造１５を突き抜けてＰウェル１１内に到達し得るため、Ｎ型不純物導入領域１７はゲート構造１５の下方にも形成される。 - 特許庁

Gate insulating films 110A, 110B are formed on a semiconductor substrate 103, and the gate insulating film 110B formed in a P-channel MOSFET forming region 107 is covered with a first mask 111 thereafter.例文帳に追加

半導体基板１０３の上にゲート絶縁膜１１０Ａ、１１０Ｂを形成した後、ＰチャネルＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂを第一マスク１１１で覆う。 - 特許庁

Regions for preventing field concentration of a floating gate electrode edge, which are composed of a first conductive-type regions, are formed under the edge portion of the floating gate electrode in a tunnel region of a second conductive type.例文帳に追加

第２導電型のトンネル領域のフローティングゲート電極のエッジ部の下部に、第１導電型の領域からなるフローティングゲート電極エッジの電界集中防止用領域を形成する。 - 特許庁

Furthermore, if it the high-dielectric gate insulating film 6 tends to be nitrided, the silicon film 7 is discarded, and only the high-dielectric gate insulating film 6 in the PMOS region may be selectively nitrided by nitriding treatment.例文帳に追加

また、窒化されやすい高誘電率ゲート絶縁膜６であれば、シリコン膜７を省略して、窒化処理によりＰＭＯＳ領域の高誘電率ゲート絶縁膜６だけを選択的に窒化してもよい。 - 特許庁

At this point, a part of the side face of the insulating region (8), corresponding to the control gate (6) side, is inclined in the direction so as to separate from the control gate (6), on the basis of the direction of the normal of the substrate (2).例文帳に追加

ここで、前記絶縁領域（８）の側面のうち前記コントロールゲート側（６）に相当する側面は、前記基板（２）の法線方向を基準として、前記コントロールゲート（６）と離れる方向に傾斜する。 - 特許庁

Then, arsenic ions are implanted with a POS side masked with a resist, while boron ions are implanted with an NMOS side masked with a resist, and thermally processed for diffusing impurities in a gate/drain region and gate electrode.例文帳に追加

そして、ＰＭＯＳ側をレジストでマスクしてヒ素イオンを注入し、ＮＭＯＳ側をレジストでマスクしてホウ素イオンを注入し、熱処理して、ゲート／ドレイン領域及びゲート電極の不純物を拡散する。 - 特許庁

Further, the gate electrode 18 is constituted of a Pt silicide film, where the ratio of Si atoms to Pt atoms is nearly 1 (PtSi_x:x=1), in the vicinity of a region adjacent to the gate insulating film 5.例文帳に追加

また、ゲート電極１８は、ゲート絶縁膜５と接する領域の近傍において、Ｐｔ原子に対するＳｉ原子の比がほぼ１（ＰｔＳｉ_x：ｘ＝１）のＰｔシリサイド膜で構成されている。 - 特許庁

The semiconductor device comprises a first insulating film 14A, first gate electrode 15, inter-electrode insulating film 16, and second gate electrode 3, that are stacked on a semiconductor substrate 1 in a cell transistor region.例文帳に追加

半導体装置は、セルトランジスタ領域において半導体基板１上に積層された、第１絶縁膜１４Ａ、第１ゲート電極１５、電極間絶縁膜１６、第２ゲート電極３を有する。 - 特許庁

One end portion of the conductive region is wider than the portion interposed between adjacent gate electrodes, and the distance between the adjacent gate electrodes is shorter than the width of the wide end portion.例文帳に追加

導電領域は、一端に、上記隣り合うゲート電極に挟まれている導電領域よりも幅が広い幅広部分を有し、隣り合うゲート電極の間の距離が幅広部分の幅よりも狭い。 - 特許庁

In the process of a CMOS device, the total number of the pn junction and the non-doped region in the gate polysilicon film is reduced by ion implanting by using this NMIS gate implantation layer.例文帳に追加

ＣＭＯＳデバイスのプロセスにおいて、このＮＭＩＳゲート注入レイヤを用いてイオン注入を行なうことにより、ゲートポリシリコン膜中におけるＰＮ接合部及びノンドープ領域の総数が低減される。 - 特許庁

A first MIS transistor formed in a low-voltage transistor formation region A includes a gate insulating film 5, and a first gate electrode composed of a metal film 6 and a polycrystalline silicon film 9.例文帳に追加

低電圧系トランジスタ形成領域Ａに形成された第１のＭＩＳ型トランジスタは、ゲート絶縁膜５と、金属膜６及び多結晶シリコン膜９からなる第１のゲート電極とを含む。 - 特許庁

Here, the ion-implantation is performed through the partitioning insulation film 105 and gate insulation film 103 using the first gate electrode element 104 as the mask to form an impurity region 111 to a semiconductor layer 102.例文帳に追加

第１ゲート電極要素１０４をマスクとして仕切絶縁膜１０５、ゲート絶縁膜１０３を通してイオン注入を行って、半導体層１０２に不純物領域１１１を形成する。 - 特許庁

The ferroelectric gate region can be selectively polarized, depending on the potential supplied between the gate electrode and at least one of first and second drain/source electrode.例文帳に追加

強誘電体ゲート領域は、ゲート電極と第１および第２のドレーン／ソース電極のうちの少なくとも一方との間に供給される電位に応じて選択的に分極することができる。 - 特許庁

The common drive circuit 4 is arranged so that it is adjacent to the end on the opposite side where the gate driver circuit 3 is arranged as near the pads as possible and it has nearly the same width as that of the region of the gate driver circuit 3.例文帳に追加

コモン駆動回路４はゲートドライバ回路３が配置されている反対側の端に隣接し、できるだけパッド近くに、ゲートドライバ回路３の領域と同じ幅程度になるように配置する。 - 特許庁

When the quantity of charges stored in a floating gate 109 reaches a specified level through writing, the write control region 106 is turned off.例文帳に追加

書き込みにより、浮遊ゲート１０９に蓄積された電荷量が特定の値に達すると、書き込み制御領域１０６がオフになる。 - 特許庁

Further, the corner of the lower side of the gate electrode 22 has a shape which becomes depressed toward the inside along with the outline of the extended insulation region 241.例文帳に追加

また，ゲート電極２２の下側の角部は，拡張絶縁領域２４１の外形に沿って内側に窪む形状となっている。 - 特許庁

The P^+ source layer 9 is provided in the center part on the left side of the element formation region 20 so that its end part overlaps a gate insulating film.例文帳に追加

Ｐ^＋ソース層９は、端部がゲート絶縁膜とオーバーラップするように、素子形成領域２０の左側中央部に設けられる。 - 特許庁

A branch end 141 extending on the P_- region 11 of the body arranged on the source side is disposed in the gate electrode 14.例文帳に追加

ゲート電極１４において、ソース側に設けられたボディーのＰ^-領域１１上に延在する分岐端部１４１が設けられている。 - 特許庁

Moreover, a gate trench 21 which penetrates the p^--type body region 41, a breakdown holding trench 27, and a breakdown voltage holding trench 27; and a termination trench 62 are provided, respectively.例文帳に追加

また，Ｐ^- ボディ領域４１を貫通するゲートトレンチ２１，耐圧保持トレンチ２７，終端トレンチ６２がそれぞれ設けられている。 - 特許庁

A first gate structure 132 is arranged on the first active region 105 between the first and second source/drain regions 150, 152.例文帳に追加

第１及び第２ソース／ドレイン領域１５０、１５２間の第１アクティブ領域１０５上には第１ゲート構造物１３２が配置される。 - 特許庁

Thus, the body contact region 24 is in contact with the body part 22a, and is isolated from the center part 14c of a gate insulating film 14.例文帳に追加

これにより、ボディコンタクト領域２４は本体部２２ａに接触し、ゲート絶縁膜１４の中央部分１４ｃから離隔している。 - 特許庁