「gate region」に関連した英語例文の一覧と使い方(60ページ目) - Weblio英語例文検索

N channel type thin film transistor of an inverter has a channel region, a semiconductor layer with a plurality of N type impurity regions mounted thereon, a gate insulating film mounted on the semiconductor layer and a gate electrode mounted on the gate insulating film and overlapped with at least one of the N type impurity regions.例文帳に追加

インバータのＮチャネル型薄膜トランジスタは、チャネル領域と、複数のＮ型の不純物領域が設けられた半導体層と、前記半導体層上に設けられたゲイト絶縁膜と、前記ゲイト絶縁膜上に設けられ、かつ前記Ｎ型の不純物の少なくとも１つと重なっているゲイト電極とを有する。 - 特許庁

The noise cancelling circuit has a noise cancelling element 22 having a gate electrode F formed on an N-type semiconductor layer and an adjacent inter-element isolating region L via a gate insulting film 32 and connected to a gate electrode C of an N-ch MOSFET 4 and a P-type semiconductor layer connected to an output wire D.例文帳に追加

ノイズキャンセル回路は、ゲート絶縁膜３２を介してＮ型半導体層及び隣接する素子間分離領域Ｌ上に形成され、Ｎｃｈ−ＭＯＳＦＥＴ４のゲート電極Ｃに接続されるゲート電極Ｆと、出力配線Ｄに接続されるＰ型半導体層とを備えるノイズキャンセル素子２２を有している。 - 特許庁

An N-channel thin film transistor of the inverter has a channel region, a semiconductor layer provided with a plurality of N-type impurity regions, a gate insulating film provided on the semiconductor layer, and a gate electrode provided on the gate insulating film and overlapping at least one of N-type impurities.例文帳に追加

インバータのＮチャネル型薄膜トランジスタは、チャネル領域と、複数のＮ型の不純物領域が設けられた半導体層と、前記半導体層上に設けられたゲイト絶縁膜と、前記ゲイト絶縁膜上に設けられ、かつ前記Ｎ型の不純物の少なくとも１つと重なっているゲイト電極とを有する。 - 特許庁

The EEPROM is provided with: a semiconductor substrate; component isolation films that define active regions on the semiconductor substrate; at least one insulating film that fills up a trench formed on the active region; a floating gate insulating film formed on the insulating film; and a floating gate conductive film formed on the floating gate insulating film.例文帳に追加

半導体基板、半導体基板に活性領域を定義する素子分離膜、活性領域に形成されたトレンチを充填する少なくとも一つの絶縁膜、絶縁膜上に形成された浮遊ゲート絶縁膜、及び浮遊ゲート絶縁膜上に形成された浮遊ゲート導電膜を備えるＥＥＰＲＯＭである。 - 特許庁

In a TFT section of one pixel region 115 partitioned by a gate line 125 and a source line 127 of the substrate for the display device, a gate insulating film 3 and a first semiconductor film 4 are formed so as to be contained in the first metal film 2 of the gate electrode formed on the substrate 1.例文帳に追加

表示装置用基板のゲート線１２５およびソース線１２７で区画された１つの画素領域１１５のＴＦＴ部において、基板１上に形成されたゲート電極たる第１の金属膜２内に収まるようにゲート絶縁膜３および第１の半導体膜４が形成されたものである。 - 特許庁

In the semiconductor device having an MOS type transistor structure and using the capacity between a gate electrode 23 and an impurity diffusion layer 24 as a varicap, a short channel effect can be utilized by constituting a gate width (GW) formed in a channel region beneath the gate electrode 23 in a multistage.例文帳に追加

本発明の半導体装置は、ＭＯＳ型トランジスタ構造で、ゲート電極２３と不純物拡散層２４間の容量をバリキャップとして用いるものにおいて、前記ゲート電極２３下のチャネル領域に形成されたゲート幅（ＧＷ）を多段階に構成することで、狭チャネル効果を利用することを特徴とするものである。 - 特許庁

The gate insulation film 13 is formed on the channel region 12 of a first conductivity (P type or N type) semiconductor layer 11; and a gate electrode 14 including a multilayer of a metallic member, a tantalum nitride layer 141, a tantalum layer 142 of body-centered cubic lattice phase, and a tantalum nitride layer 143 is provided on the gate insulation film 13.例文帳に追加

第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上に金属部材、窒化タンタル層１４１、体心立方格子相のタンタル層１４２、窒化タンタル層１４３の積層を含むゲート電極１４が構成されている。 - 特許庁

An element isolation oxide film 3 and a first gate oxide film 5 are formed on a semiconductor substrate 1, the gate oxide film 5 in device forming regions 3b and 3c is removed using the mask of a silicon nitride film 7 formed on the first gate oxide film 5 of a device forming region 3a, and a second oxide film 11 is formed by thermal oxidation (D).例文帳に追加

半導体基板１に素子分離酸化膜３及び第１ゲート酸化膜５を形成し、素子形成領域３ａの第１ゲート酸化膜５上に形成したシリコン窒化膜７をマクスにして素子形成領域３ｂ，３ｃのゲート酸化膜５を除去し、熱酸化処理により第２ゲート酸化膜１１を形成する（Ｄ）。 - 特許庁

A power trench MOS gate device is provided with a heavily- doped semiconductor substrate 201, a deep trench gate 213 separated by an insulating layer 212 in an upper layer composed of an N-epitaxial layer 202, doped to a first conductivity-type and well layers 215 doped to a second conductivity-type, and a strongly conductive drain region 211 below the trench gate 213.例文帳に追加

重くドープした半導体基体２０１と、この基体上に第１導電型にドープしたＮ−エピタキシャル層２０２と第２導電型にドープしたウエル層２１５からなる上側層内に、絶縁層２１２で分離された深いトレンチゲート２１３とを設け、トレンチゲート２１３の下に強導電性ドレイン領域２１１を設ける。 - 特許庁

The compound semiconductor device includes: an i-InP etching stopper layer 5 which contains P as one of constituent components and is opposite to a gate recess 6A; an area which is within a region of the i-InP etching stopper layer 5 demarcated by the gate recess 6A and is formed thinner than the other area; and a gate electrode 9 formed in the thinned area.例文帳に追加

Ｐを組成の一部として含んでゲートリセス６Ａに対向するｉ−ＩｎＰエッチングストッパ層５と、ｉ−ＩｎＰエッチングストッパ層５のゲートリセス６Ａで画成された領域内に在って該領域内の他の領域に比較して薄くされた領域と、該薄くされた領域に形成されたゲート電極９とを備える。 - 特許庁

Subsequently, a lower layer gate insulating film and a lower layer gate electrode are formed in the opening, a second insulating film is formed on the lower layer gate electrode and the upper layer of the first insulating film, a second substrate is laminated on top thereof, and a first semiconductor substrate is ground using the first insulating film in the element isolation region as a stopper.例文帳に追加

次に、開口部内に下層ゲート絶縁膜と下層ゲート電極を形成し、下層ゲート電極および第１絶縁膜の上層に第２絶縁膜を形成し、その上面から第２基板を張り合わせ、素子分離領域の第１絶縁膜をストッパとして第１半導体基板を研磨する。 - 特許庁

The cancelling circuit further has a noise cancelling element 24 having a gate electrode E formed on a P-type semiconductor layer and an adjacent inter-element isolating region L via a gate insulating film 32 and connected to a gate electrode B of a P-ch MOSFET 2 and an N-type semiconductor layer connected to an output wire D.例文帳に追加

さらに、ゲート絶縁膜３２を介してＰ型半導体層及び隣接する素子間分離領域Ｌ上に形成され、Ｐｃｈ−ＭＯＳＦＥＴ２のゲート電極Ｂと接続されるゲート電極Ｅと、出力配線Ｄに接続されるＮ型半導体層とを備えるノイズキャンセル素子２４を有している。 - 特許庁

A delay path region where a gate element lowered in threshold voltage is applied is limited to a range from the maximum delay value 23 (faster than this) before a gate element lowered in threshold voltage is applied to the new maximum delay value 24 (slower than this) when a gate element lowered in threshold voltage is applied.例文帳に追加

低しきい値電圧化したゲート素子を適用する遅延パス領域を、低しきい値電圧化される前の最大遅延値２３から（これより高速で）これに低しきい値電圧化したゲート素子を適用した場合の新たな最大遅延値２４までの（これより遅い）範囲にある遅延パスに限定する。 - 特許庁

An N channel thin-film transistor of an inverter has a channel region, a semiconductor layer provided with a plurality of impurity regions of an N type, a gate insulating film provided on the semiconductor layer, and a gate electrode provided on the gate insulating film and superposed on at least one of the impurities of the N type.例文帳に追加

インバータのＮチャネル型薄膜トランジスタは、チャネル領域と、複数のＮ型の不純物領域が設けられた半導体層と、前記半導体層上に設けられたゲイト絶縁膜と、前記ゲイト絶縁膜上に設けられ、かつ前記Ｎ型の不純物の少なくとも１つと重なっているゲイト電極とを有する。 - 特許庁

A gate insulation film 13 is formed on the channel region 12 of a first conductivity (P type or N type) semiconductor layer 11; and a gate electrode 14 including a multilayer of a tantalum nitride layer 141, a tantalum layer 142 of body-centered cubic lattice phase, and a tantalum nitride layer 143 is formed on the gate insulation film 13.例文帳に追加

第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上に窒化タンタル層１４１、体心立方格子相のタンタル層１４２、窒化タンタル層１４３の積層を含むゲート電極１４が構成されている。 - 特許庁

An N-channel type thin film transistor in the inverter comprises a semiconductor layer where a channel region and a plurality of N-type impurity regions are formed, a gate insulating film disposed on the semiconductor layer, and a gate electrode formed on the gate insulating film and overlapping at least one of the N-type impurity regions.例文帳に追加

インバータのＮチャネル型薄膜トランジスタは、チャネル領域と、複数のＮ型の不純物領域が設けられた半導体層と、前記半導体層上に設けられたゲイト絶縁膜と、前記ゲイト絶縁膜上に設けられ、かつ前記Ｎ型の不純物の少なくとも１つと重なっているゲイト電極とを有する。 - 特許庁

A N-channel type thin film transistor in an inverter has a channel region, a semiconductor layer where a plurality of N-type impurity regions are set, a gate insulating film formed on the semiconductor layer, and a gate electrode formed on the gate insulating film and overlapping with at least one of the N-type impurity regions.例文帳に追加

インバータのＮチャネル型薄膜トランジスタは、チャネル領域と、複数のＮ型の不純物領域が設けられた半導体層と、前記半導体層上に設けられたゲイト絶縁膜と、前記ゲイト絶縁膜上に設けられ、かつ前記Ｎ型の不純物の少なくとも１つと重なっているゲイト電極とを有する。 - 特許庁

At an end in the row direction of a cell array of NAND cells in which selection gate transistors having a stacked gate structure are connected in series to a plurality of memory cell transistors having a stacked gate structure on a semiconductor substrate 30 of an NAND type flash memory, an STI region 20 is formed in the column direction, and dummy NAND cells are formed at an end portion in the row direction.例文帳に追加

NAND型フラッシュメモリの半導体基板30上に積層ゲート構造を有する複数のメモリセルトランジスタに直列に積層ゲート構造を有する選択ゲートトランジスタを接続したNANDセルのセルアレイの行方向端には列方向にSTI 領域20が形成され、行方向端部にダミー用NANDセルが形成されている。 - 特許庁

A polysilicon film is formed on the entire surface, and then is patterned with a resist film as a mask, to form a common contact section 11A stretched over the adjacent first gate electrodes 4 in a source and drain formation region, and a second gate electrode 11B on the second gate oxide film 9.例文帳に追加

全面に形成したポリシリコン膜をレジスト膜をマスクにパターニングして、前記絶縁膜を介して隣り合う第１のゲート電極４に跨り、かつソース・ドレイン形成領域上にコンタクトする共通コンタクト部１１Ａを形成すると共に、前記第２のゲート酸化膜９上に第２のゲート電極１１Ｂを形成する。 - 特許庁

To provide a semiconductor device and a method of manufacturing the semiconductor device, whereby in the semiconductor device using a gate electrode such as SRAM, a gate electrode pattern is formed faithful to a reticle pattern, without making complicated layout design, and the region of the gate electrode pattern is reduced, as compared with prior art.例文帳に追加

ＳＲＡＭのようなゲート電極を用いる半導体装置において、複雑なレイアウト設計を経ないでレティクルパターンに忠実にゲート電極パターンが形成され、しかもこのゲート電極パターンの面積が従来より低減されて形成される半導体装置及び半導体装置の製造方法を提供する。 - 特許庁

In the process for fabricating a semiconductor device by forming a shallow trench isolation (STI) 12 on a silicon substrate 11 and forming a gate insulation film covering the corner part of the STI 12 in a region isolated by the STI 12, fluorine ions are implanted into a gate electrode 15 and diffused to the gate insulation film 14.例文帳に追加

シリコン基板１１上にシャロートレンチアイソレーション（ＳＴＩ）１２を形成し、このＳＴＩ１２で分離された領域にＳＴＩ１２のコーナー部を覆うゲート絶縁膜を形成する半導体装置の製造方法であって、ゲート電極１５にフッ素イオンを注入し、該フッ素イオンをゲート絶縁膜１４に拡散させる。 - 特許庁

A source layer 6 and a drain layer 7 are formed on the surface layer of a semiconductor substrate 1 while spaced apart from each other, a high dielectric constant gate insulating film 3 containing a metal element is formed on the channel region 2 between the source layer 6 and the drain layer 7, and a gate electrode 4 is formed on the high dielectric constant gate insulating film 3.例文帳に追加

半導体基板１表層にソース層６及びドレイン層７を互いに離間形成し、このソース層６及びドレイン層７の間のチャネル領域２上に金属元素を含有する高誘電率ゲート絶縁膜３を形成し、高誘電率ゲート絶縁膜３上にゲート電極４を形成している。 - 特許庁

In addition, the deterioration of a gate insulating film or the retreat of a diffusion layer is suppressed by improving the uniformity of gate resistance by improving the uniformity of characteristics of p- and n-type MOSs by equally controlling silicide reactions of the MOSs and in addition, suppressing the abnormal growth of a gate electrode or the Ni silicide film at the end of the source/drain region.例文帳に追加

また、Ｐ−ＭＯＳとＮ−ＭＯＳのシリサイド反応を同等に制御することにより特性の均一性を高め、更にゲート電極やソース／ドレイン領域端部のＮｉシリサイド膜の異常成長を抑制することにより、ゲート抵抗の均一性を高めゲート絶縁膜の劣化や拡散層の後退を抑制する。 - 特許庁

The manufacturing method of the semiconductor storage device comprises the steps of forming a floating gate formed via a tunnel oxide film on a semiconductor substrate between a source region and a drain region formed on the substrate in a laminated structure of a first conductive film and a second conductive film, and constituting a memory cell having a control gate formed on the floating gate via the interlayer capacitive film.例文帳に追加

半導体基板上に形成されたソース領域とドレイン領域との間の前記半導体基板上にトンネル酸化膜を介して形成されたフローティングゲートが第１導電膜と第２導電膜より積層構造に形成され、前記フローティングゲート上に層間容量膜を介して形成されたコントロールゲートとを備えたメモリセルより構成される半導体記憶装置により、上記の課題を解決する。 - 特許庁

The nonvolatile semiconductor memory comprises two source- drain regions 108 of a second conductivity type semiconductor separated from each other through a channel forming region of a first conductivity type semiconductor, a first gate electrode 105 arranged linearly along the separating region of two source-drain regions 108, and second gate regions 109G_1 and 109G_2 arranged linearly along the first gate electrode 105.例文帳に追加

第１導電型半導体からなるチャネル形成領域を挟んで互いに離間しそれぞれ第２導電型半導体からなる２つのソース・ドレイン領域１０８と、２つのソース・ドレイン領域１０８の離間領域に沿ってライン状に配置されている第１のゲート電極１０５と、第１のゲート電極１０５に沿ってライン状に配置されている第２のゲート電極１０９_G1、１０９_G2とを有する。 - 特許庁

On the active region 12A, there are formed a gate electrode 13 which has Schottky contact with the active region 12A, is extendingly formed on the insulating oxide film 12B and has a drawn portion 13a on the insulating oxide film 12B, and ohmic electrodes 14 which are spaced from both sides of the gate electrode 13 in a gate longitudinal direction to form a source electrode and a drain electrode, respectively.例文帳に追加

活性領域１２Ａの上には、該活性領域１２Ａとショットキ接触すると共に、絶縁酸化膜１２Ｂの上に延びるように形成され該絶縁酸化膜１２Ｂ上に引き出し部１３ａを有するゲート電極１３と、該ゲート電極１３のゲート長方向側の両側部と間隔をおき、それぞれがソース電極及びドレイン電極となるオーミック電極１４とが形成されている。 - 特許庁

In this manufacturing method, first and second active regions 53a, 53b are formed on a semiconductor substrate, and the word line pattern which intersects an upper part of the fist active region 53a and the gate pattern which intersects an upper part of the second active region 53b are formed.例文帳に追加

半導体基板に第１及び第２活性領域を形成することと、第１活性領域５３ａの上部を横切るワードラインパターン及び第２活性領域５３ｂの上部を横切るゲートパターンを形成することを含む。 - 特許庁

A device isolation oxide film is etched to form a silicon fin that protrudes, and then a gate electrode and a source/drain region, of which tops are flattened, are formed after a channel region being formed on a sidewall of the silicon fin by means of inclined ion implantation.例文帳に追加

素子分離酸化膜を食刻して突出されたシリコンフィンを形成し、傾斜イオン注入でシリコンフィンの側壁にチャンネル領域を形成したあと上部が平坦化したゲート電極とソース／ドレイン領域を形成する。 - 特許庁

Consequently, the second gate insulating film is left nearby the device isolation insulating film in the first active region and in the entire second active region, so a divot is not formed or formed in a small size even when formed.例文帳に追加

これにより、第１の活性領域の素子分離絶縁膜近傍、並びに第２の活性領域の全体では、この第２のゲート絶縁膜が残っているため、ディボットが生じることがないか、生じたとしてもサイズが小さくなるのである。 - 特許庁

A magnetoresistive device 21 comprises: a ferromagnetic region 22 configured to exhibit magnetic anisotropy and to allow magnetization thereof to be switched between at least first and second orientations; and a gate 23 capacitively coupled to the ferromagnetic region 22.例文帳に追加

磁気抵抗素子（２１）は、磁気異方性を示しかつその磁化を少なくとも第１と第２の配向の間に切り換えることができる強磁性領域（２２）とこの強磁性領域（２２）に容量的に結合するゲート（２３）とを含む。 - 特許庁

To improve gate breakdown voltage and reliability by relaxing concentration of electric field at a step part formed near a boundary between an active region and a field region trench, and suppressing production of a parasitic MOS in manufacture of a trench element isolation.例文帳に追加

トレンチ素子分離の製造において、アクティブ領域とフィールド領域トレンチの境界付近に生じる段差部への電界集中を緩和し、寄生ＭＯＳの生成を抑制して、ゲート耐圧の向上、信頼性の向上を図る。 - 特許庁

The etching is continued to a microcrystallized region of an array region 30 of the substrate, and formed with a borderless contact opening between the gate stacks 12 corresponding to the line interconnection such as an opening of the bit line or the like.例文帳に追加

エッチングは、基板のアレイ領域３０における微細結晶化された領域まで連続されて、ライン相互結線、例えばビットラインなどの開口に対応したゲート・スタック１２の間において、ボーダレス・コンタクト用開口を形成している。 - 特許庁

Moreover, an n-type floating diffusion 33, n-type drain region 34, and an n-type source region 35 of the gate electrode 32 are also formed in the side of the first surface more than the photodiode 21 with the overlapping plane kept therewith.例文帳に追加

さらに、フォトダイオード２１と平面的に重なりをもって、フォトダイオード２１よりも第１面側に、ｎ型のフローティングディフュージョン３３と、ゲート電極３２のｎ型のドレイン領域３４およびｎ型のソース領域３５が形成されている。 - 特許庁

The side wall of a transistor in a circumferential region is protected from plasma etching in a gate etching step by forming a protection pattern 102a in the circumferential region before a tunnel oxide film 103 is formed on the face of a semiconductor substrate 101.例文帳に追加

半導体基板１０１の表面にトンネル酸化膜１０３を形成する前に周辺領域で保護用パターン１０２ａを形成し、ゲートエッチング工程時に周辺領域のトランジスタの側壁をプラズマエッチングから保護する。 - 特許庁

In the element 31, quantity of current flowing from one source/drain diffusion region to the other source/drain diffusion region upon application of a voltage to the gate electrode 3 can be varied depending on the quantity of charges held in the charge holding section 10.例文帳に追加

素子３１では、電荷保持部１０に保持された電荷の多寡により、ゲート電極３に電圧を印加した際の一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域に流れる電流量を変化させ得る。 - 特許庁

A part of the control gate extends to a trench formed in the substrate, a drain region is formed under the trench, and the channel region has a first part extending along the trench sidewall and a second part, extending along the substrate surface.例文帳に追加

制御ゲートの一部分は、基体に形成されたトレンチへと延び、トレンチの下にドレイン領域が形成され、チャンネル領域は、トレンチの側壁に沿って延びる第１部分と、基体表面に沿って延びる第２部分とを有する。 - 特許庁

A tunnel insulation film 30t, a charge storage layer CS1, a block insulation film 50 and a gate electrode 60 are sequentially formed between a first source-drain region 21 and a second source-drain region 22 on a semiconductor substrate 20.例文帳に追加

トンネル絶縁膜３０ｔ、電荷蓄積層ＣＳ１、ブロック絶縁膜５０およびゲート電極６０は、半導体基板２０の上において第１のソース・ドレイン領域２１および第２のソース・ドレイン領域２２の間に順に設けられている。 - 特許庁

At this time, the metal film layer has been surely eliminated between a region, where a scanning line Y and a gate electrode 16 are formed, and a region where a signal line contact 13 and a pixel contact 14 are formed.例文帳に追加

このとき、走査線Ｙ及びゲート電極１６が形成される領域と、信号線コンタクト１３及び画素コンタクト１４が形成される領域との間は、２回のパターニングにより、金属膜層が確実に除去されている。 - 特許庁

In the charge injections, a positive voltage Vd is applied to the drain region 8d with the reference of the voltage Vs of the source region 8s and the voltage Vg of a polarity, according to a charge to be injected, is applied to the gate electrode 4.例文帳に追加

これらの電荷の注入時に、ソース領域８ｓの電圧Ｖｓを基準にドレイン領域８ｄに正の電圧Ｖｄを印加し、注入しようとする電荷に応じた極性の電圧Ｖｇをゲート電極４に印加する。 - 特許庁

In addition, even if acid is generated because of reaction between the conductive impurities introduced to a resistance element region and O or H existing in the atmosphere, dissolution of the polysilicon gate and the high-concentration impurity region 40 due to acid is prevented.例文帳に追加

また、抵抗素子領域に導入された導電性不純物が大気中のＯ及びＨと反応して酸が発生しても、ポリシリコンゲート及び高濃度不純物領域４０が酸により溶解することが回避される。 - 特許庁

The semiconductor device 10 has a first region 2 where an emitter electrode 12 is formed on a top surface side of a semiconductor substrate 20 and a second region 4 where a gate electrode pad 14 insulated from the emitter electrode 12 is formed.例文帳に追加

半導体装置１０は、半導体基板２０の表面側にエミッタ電極１２が形成された第１領域２と、エミッタ電極１２から絶縁されたゲート電極パッド１４が形成された第２領域４を有している。 - 特許庁

A logic n-type MIS transistor QL1 formed in the logic region RL has a logic source-drain region SD2 including logic extension regions LD2 formed below both side walls of the logic gate electrode GE2.例文帳に追加

また、ロジック領域ＲＬに形成されたロジック用ｎ型ＭＩＳトランジスタＱＬ１は、ロジック用ゲート電極ＧＥ２の両側壁側下に形成されたロジック用エクステンション領域ＬＤ２を含むロジック用ソース・ドレイン領域ＳＤ２を有する。 - 特許庁

The cap layer 50 has a doping region 60, doped with an impurity forming an acceptor level, in a region coming into contact with at least a side face of the gate electrode 100 on the side of the drain electrode 90 at least on a top surface side.例文帳に追加

キャップ層５０は、少なくとも表面側で、少なくともゲート電極１００のドレイン電極９０側の側面に接する領域に、アクセプタ準位を形成する不純物がドーピングされるドーピング領域６０を備える。 - 特許庁

To provide a semiconductor device which prevents increases of parasitic transistor performance, a leak current, and a capacity between a gate electrode and a source region and a drain region, and also to provide its manufacturing method.例文帳に追加

本発明は、寄生トランジスタ動作、ゲート電極とソース領域及びドレイン領域との間のリーク電流及び容量の増大を防止することができる半導体装置及びその製造方法を提供することを目的とする。 - 特許庁

Accordingly, the excessive injection of the free carrier (positive hole) from the gate region 9 is inhibited, and a large number of free carriers (electrons) can be injected from the source region 4, thus easily obtaining a desired DC signal current amplification factor.例文帳に追加

その結果、ゲート領域９からの自由キャリア（正孔）の過剰な注入を抑止し、ソース領域４から多量の自由キャリア（電子）を注入することができ、所望の直流信号電流増幅率を容易に得ることができる。 - 特許庁