「gate region」に関連した英語例文の一覧と使い方(64ページ目) - Weblio英語例文検索

The gate protective circuit has a voltage-dividing resistor dividing the breakdown voltage by the Zener diode and the Zener diode consisting of a P-type impurity region doped by P-type impurities.例文帳に追加

ゲート保護回路は、ツェナーダイオードと、Ｐ型の不純物がドーピングされたＰ型不純物領域よりなる、ツェナーダイオードによる降伏電圧を分圧する分圧抵抗とを有する。 - 特許庁

Gate electrodes 5A-5F have the same shapes and projections of the electrodes 5A-5F are extended to substrate contacting diffusion regions beyond an element separating region.例文帳に追加

ゲート電極５Ａ〜５Ｆを同一形状であり、ゲート電極５Ａ〜５Ｆの突き出し部は、素子分離領域を越えて基板コンタクト用の拡散領域上まで延びている。 - 特許庁

In a CH1 side photothyristor and a CH2 side photothyristor, a shot key barrier diode 44 is formed between a p-gate diffusion region 33 and an n-type silicon substrate 31.例文帳に追加

ＣＨ1側のフォトサイリスタとＣＨ2側のフォトサイリスタとにおいて、Ｐゲート拡散領域３３とＮ型シリコン基板３１との間にショットキーバリアダイオード４４を形成している。 - 特許庁

To provide a method of manufacturing a GaN-based semiconductor element preventing the semiconductor layer interface of a gate region from deteriorating even if performing annealing treatment to source and drain electrodes.例文帳に追加

ソース電極やドレイン電極のアニール処理を行っても、ゲート領域の半導体層界面が劣化しないＧａＮ系半導体素子の製造方法を提供する。 - 特許庁

The silicide layer 140 is not formed in the region of a photo diode and the transistor of the pixel array 10, and a gate electrode 122_10 of the transistor is formed of a metal material.例文帳に追加

画素アレイ部１０のフォトダイオードおよびトランジスタの領域にはシリサイド層１４０を形成しないが、トランジスタのゲート電極１２２_10 は金属材で形成する。 - 特許庁

To provide a manufacturing method with which a semiconductor crystal structure in a region opposed to a trench gate electrode can be strained in a device having an amorphous silicon layer formed.例文帳に追加

アモルファスシリコン層を形成する装置内で、トレンチゲート電極に対向する領域の半導体結晶構造を歪ませることが可能な製造方法を提案する。 - 特許庁

Gate electrodes 9 are formed on the surfaces of parts of the P-type impurity regions 4 each sandwiched between the N-type impurity region 5 and the N^- semiconductor layer 2.例文帳に追加

Ｎ型不純物領域５とＮ^-半導体層２とによって挟まれたＰ型不純物領域４の部分の表面上にゲート電極９が形成されている。 - 特許庁

By applying relatively large positive bias to the drain diffused layer 2 side, hot electrons generated in a channel region on the drain diffused layer 2 side are injected into a floating gate 5.例文帳に追加

ドレイン拡散層２側に比較的大きな正バイアスを与えることにより、ドレイン拡散層２側のチャネル領域で発生したホットエレクトロンを浮遊ゲート５に注入する。 - 特許庁

Also, in the region other than the gate electrode 24 and the source-drain expansion part 31, a Deep diffusion layer 30 is formed deeper than the source-drain expansion part 31.例文帳に追加

また、ゲート電極２４およびソース・ドレイン拡張部３１以外の領域には、ソース・ドレイン拡張部３１よりも深いＤｅｅｐ拡散層３０が形成される。 - 特許庁

Each of the semiconductor memory 32 and the semiconductor switching element 31 has a gate electrode 3, a pair of source/drain regions 13 and 13, and a channel forming region 19.例文帳に追加

半導体スイッチング素子３１，半導体記憶素子３２はそれぞれ、ゲート電極３と、一対のソース／ドレイン領域１３，１３とチャネル形成領域１９を有する。 - 特許庁

To design efficient layout of an electrostatic protective circuit in a semiconductor integrated circuit device having a gate array region driven by separate power supply wirings.例文帳に追加

複数の独立した電源配線によって駆動されるゲートアレイ領域を有する半導体集積回路装置において、静電保護回路を効率的なレイアウウトで構成する。 - 特許庁

Many fine holes 5 are formed at each cross point of the cathode electrode lines 2 and the gate electrode lines 4, and this region corresponds to one pixel in a display.例文帳に追加

カソード電極ライン２とゲート電極ライン４との各交差箇所には多数の微細孔５が形成され、この領域がディスプレイの１つの画素に対応している。 - 特許庁

A memory cell transistor having a tunnel oxide film 18 having a first film thickness and a first gate electrode is formed on a semiconductor substrate 14 of the cell array region.例文帳に追加

セルアレイ領域の半導体基板１４上には、第１の膜厚を持つトンネル酸化膜１８、及び第１ゲート電極を有するメモリセルトランジスタが形成されている。 - 特許庁

A silicon epitaxial growth 13 is formed to fill the front surface of region of the semiconductor substrate 1 sandwiched by the adjacent assist gate electrodes 33.例文帳に追加

隣り合うシストゲート電極３３によって挟まれた半導体基板１の領域の表面上を充填するようにシリコンエピタキシャル成長部１３が形成されている。 - 特許庁

The capacitor element C_1 is formed by using a storage region of a p-channel metal insulator semiconductor field-effect transistor having a gate oxide film 9B thicker than the metal insulator semiconductor field-effect transistor of a logic section.例文帳に追加

論理部のＭＩＳＦＥＴよりも厚いゲート酸化膜９Ｂを有するｐチャネル型ＭＩＳＦＥＴの蓄積領域を利用して容量素子Ｃ_1を形成する。 - 特許庁

Further, a wiring, a contact plug or the like for connecting the gate electrode to the high-concentration n^+-type region is not necessitated whereby the area of the input protective circuit unit is contracted.例文帳に追加

さらに、ゲート電極を高濃度Ｎ＋型領域と接続するための配線、コンタクトプラグ等が不要であり、入力保護回路部の面積が縮小される。 - 特許庁

The gate 61 is provided in a region facing a surface 23e which connects a bottom 23p_1of a recessed part 23p and a bottom 23q_1of a recessed part 23q on a surface 23h of the deflection prism 23.例文帳に追加

偏向プリズム２３の面２３ｈ上で、各凹部２３ｐ・２３ｑの底部２３ｐ_1・２３ｑ_1同士を連結する面２３ｅと対向する領域にゲート６１を設ける。 - 特許庁

To provide a dummy layer of a semiconductor device for minimizing microfloating effect in a logic region when manufacturing a split-gate flash memory device, and also to provide a method for manufacturing the dummy layer of the semiconductor device.例文帳に追加

スプリットゲートフラッシュメモリ素子の製造時におけるロジック領域のマイクロローディング効果を最小にする半導体素子のダミー層及びその製造方法を提供する。 - 特許庁

The control gate electrode 6 is formed in the laminated structure of an n-type polysilicon film 21a and a p-type polysilicon film 19a, and the p-type polysilicon film 19a is formed in the region sandwiched by the adjacent floating gate electrodes 4 to fill the region lower than the location at least on the principal front surface of the semiconductor substrate 1.例文帳に追加

そのコントロールゲート電極６は、ｎ型ポリシリコン膜２１ａとｐ型ポリシリコン膜１９ａとの積層構造とされ、ｐ型ポリシリコン膜１９ａは、隣接するフローティングゲート電極４によって挟まれた領域において、少なくとも半導体基板１の主表面の位置から下方の領域を充填するように形成されている。 - 特許庁

A linear or rectangular laser irradiating an area where a gate driver circuit and an active matrix circuit are formed has a sufficient dimension to irradiate the entire region, where the source driver circuit is formed, and the region where the gate driver circuit and the active matrix circuit are formed is subjected to irradiation, while the substrate and the laser light being moved.例文帳に追加

一方ゲートドライバー回路及びアクティブマトリクス回路が形成される領域を照射する線状もしくは長方形状レーザー光は、ソースドライバー回路が形成される領域の全体を照射するに足りる大きさのレーザー光であり、かつゲートドライバー回路及びアクティブマトリクス回路を形成する領域は、基板及びレーザー光を移動させつつ照射される。 - 特許庁

When forming a sensor region by n-type ion implantation onto a silicon substrate and then providing an HAD structure by p-type ion implantation onto a surface of the sensor region, the step of p-type ion implantation is divided into multiple times and before or after sidewall formation of a transfer gate electrode, a p-type ion is implanted into the gate electrode by self-alignment with an approximately half concentration.例文帳に追加

シリコン基板にｎ型イオン注入でセンサ領域を形成後、センサ領域の表面にｐ型イオンを注入してＨＡＤ化を行う際に、ｐ型のイオン注入の工程を複数回に分け、転送ゲート電極のサイドウォール形成前後に、それぞれ約半分程度の濃度でｐ型イオンをゲート電極にセルフアラインで注入する。 - 特許庁

The first transistor 100 is formed in an upper part of a semiconductor layer 20 in the first region 100A, and has a first gate insulating layer 24 composed of a dielectric having a dielectric constant larger than that of silicon oxide, while the second transistor 200 is formed in an upper part of a semiconductor layer 40 in the second region 200A and has a second gate insulating layer 44 composed of silicon oxide.例文帳に追加

前記第１トランジスタ１００は、前記第１領域１００Ａの半導体層２０の上方に形成され、酸化シリコンより誘電率が大きい誘電体からなる第１ゲート絶縁層２４を有し、第２領域２００Ａの半導体層４０の上方に形成され、酸化シリコンからなる第２ゲート絶縁層４４を有する。 - 特許庁

The region immediately below the selection gate electrode SG on an upper surface 17a of the STI 17 is positioned higher than the region immediately below the word electrode WL to make the minimal distance between a corner of the active area AA and the selection gate electrode SG longer than the shortest distance between the corner of the active area AA and the word electrode WL.例文帳に追加

そして、ＳＴＩ１７の上面１７ａにおける選択ゲート電極ＳＧの直下域を、ワード電極ＷＬの直下域よりも上方に位置させることにより、アクティブエリアＡＡの角部と選択ゲート電極ＳＧとの間の最短距離を、アクティブエリアＡＡの角部とワード電極ＷＬとの間の最短距離よりも長くする。 - 特許庁

The thin-film transistors of the output buffers 4B and 5B each have a sandwich structure being composed of a top gate electrode overlapping the top side of a channel region with an insulating film interposed and a reverse gate electrode overlapping the reverse side of the channel region with another insulating film interposed, the buffer capability being secured while the device area is reduced.例文帳に追加

出力バッファ４Ｂ，５Ｂの薄膜トランジスタは、チャネル領域となる半導体薄膜と、絶縁膜を介してチャネル領域の表側に重なる表ゲート電極と、別の絶縁膜を介してチャネル領域の裏側に重なる裏ゲート電極とからなるサンドイッチ構造を有し、デバイス面積を縮小しつつバッファ能力を確保する。 - 特許庁

To provide a transistor which has a structure having a high flexibility in a design regarding a gate wiring even when an element region where a source diffused layer and a drain diffused layer are alternately formed is increased in an area, and can preferably suppress the reduction of a surge resistance caused by a charge variation (unbalance) of each gate in the same region.例文帳に追加

ソース拡散層とドレイン拡散層とが交互に形成される素子領域を大面積化する場合であれ、ゲート配線にかかる設計に関して自由度の高い構造を有し、同領域内の各ゲートの充電ばらつき（アンバランス）に起因するサージ耐量の低下についてもこれを好適に抑制することのできるトランジスタを提供する。 - 特許庁

Furthermore, this semiconductor device comprises a source/drain region 7 selectively formed in the main plane of the silicon substrate 1, and a Co silicide layer 8 formed, so as to extend from the upper plane of the source/drain region 7 exposed from the sidewall 6 and the gate structure downward of an end part of the gate structure, in the principal plane of the silicon substrate 1.例文帳に追加

また、半導体装置は、シリコン基板１の主面内に選択的に形成されたソース・ドレイン領域７と、シリコン基板１の主面内において、サイドウォール６及びゲート構造から露出するソース・ドレイン領域７の上面から、ゲート構造の端部の下方にまで延在して形成されたＣｏシリサイド層８とを備えている。 - 特許庁

The control unit 2 transfers electrons 91 in the channel region 36 by adjusting the gate voltage applied to the gate electrode 43 as well as controls a light source 5 so as to illuminate the semiconductor layer 33 with light having energy greater than the bandgap when the electrons 91 are transferred in the channel region 36.例文帳に追加

制御装置２は、ゲート電極４３へのゲート電圧を調節してチャネル領域３６において電子９１を移動させるとともに、チャネル領域３６において電子９１を移動させているときに、チャネル領域３６のバンドギャップより大きいエネルギーの光を光源５が半導体層３３に照射するように光源５を制御する。 - 特許庁

A memory transistor MT as a memory cell of a semiconductor memory device is provided with a drain region 7, and a source region 9 that are formed in a silicon layer of an SOI substrate, a floating channel body formed in a silicon layer among the drain and source regions, and a gate electrode (word line WL) arranged on the channel body with a gate insulating film in between.例文帳に追加

半導体メモリ装置のメモリセルである記憶トランジスタＭＴは、ＳＯＩ基板のシリコン層に形成されたドレイン領域７及びソース領域９と、これらの領域の間のシリコン層に形成されたフローティングのチャネルボディと、チャネルボディ上にゲート絶縁膜を介して配置されたゲート電極（ワード線ＷＬ）と、で構成される。 - 特許庁

A control gate line CGL is connected to a plurality of memory cells MC arrayed in a y direction side by side in common and arrayed extending in the y direction, and the control gate line CGL has a first width D2 on the element region 10 and a second width D1 wider than the first width D2 on the element isolation region 20.例文帳に追加

ｙ方向に並んで配列された複数のメモリセルＭＣに共通に接続されｙ方向に延びるように制御ゲート線ＣＧＬが配列され、制御ゲート線ＣＧＬは素子領域１０上では第１の幅Ｄ２を有する一方素子分離領域２０上では第１の幅Ｄ２より広い第２の幅Ｄ１を有する。 - 特許庁

In an island-like semiconductor film having a pair of impurity regions and a channel forming region formed on the insulating substrate, a first metal film is formed on the pair of impurity regions; and a second metal film to function as a reflecting film is formed on a gate electrode located on the channel forming region through a gate insulating film.例文帳に追加

絶縁基板上に形成された一対の不純物領域及びチャネル形成領域を有する島状の半導体膜において、一対の不純物領域上に第１の金属膜を形成し、ゲート絶縁膜を介してチャネル形成領域上に位置するゲート電極上に反射膜として機能する第２の金属膜を形成する。 - 特許庁

First and second gate electrodes 106 and 107 are formed on a semiconductor substrate 100, having first and second regions 102 and 103 defined thereon, impurities of a second conduction type are implanted into a surface layer part of the second region with the use of the second gate electrode as a mask for activation treatment and for forming a first impurity diffusion region 108.例文帳に追加

第１及び第２領域１０２，１０３が画定される半導体基板１００に第１のゲート電極１０６と第２のゲート電極１０７とを形成し、第２のゲート電極をマスクとして第２領域表層部に第２導電型不純物を注入し活性化処理を行い、第１の不純物拡散領域１０８を形成する。 - 特許庁

The width of a semiconductor film 4, located on a gate electrode 2 forming a channel region between a source electrode 6a and a drain electrode 6b, is larger than any of the widths of the source electrode 6a and the drain electrode 6b located on the gate electrode 2, and uneveness regions 4a and 4b are formed in the width direction of the semiconductor film on both side edges of the channel region.例文帳に追加

ソース電極６ａとドレイン電極６ｂの間のチャネル領域を形成するゲート電極２上に位置する半導体膜４の幅が、ゲート電極２上に位置するソース電極６ａの幅とドレイン電極６ｂの幅の何れよりも広く、かつチャネル領域の両辺縁部の半導体膜の幅方向に凹凸部４ａ，４ｂを有して形成する。 - 特許庁

After fluorine ions are injected into a region for forming a PMOSFET with a high threshold and a region for forming an NMOSFET under different injection conditions, a gate oxide film 16 is formed, thus making thinner the gate oxide film in the PMOSFET with a high threshold than that in the NMOSFET with a high threshold.例文帳に追加

高い閾値のＰＭＯＳＦＥＴを形成すべき領域及び高い閾値のＮＭＯＳＦＥＴを形成すべき領域に対して、それぞれ異なる注入条件でフッ素イオンを注入した後、ゲート酸化膜１６を形成することにより、高い閾値のＰＭＯＳＦＥＴにおけるゲート酸化膜を、高い閾値のＮＭＯＳＦＥＴにおけるゲート酸化膜より薄くする。 - 特許庁

The first gate electrode and the second gate electrode have tapered portions at their ends, and the first semiconductor layer has a first channel formation region, a pair of first impurity regions, and a pair of second impurity regions, and then the second semiconductor layer has a second channel formation region and a pair of third impurity regions.例文帳に追加

前記第１のゲート電極及び前記第２のゲート電極は、それぞれ端部にテーパー部を有し、前記第１の半導体層は、第１のチャネル形成領域、一対の第１の不純物領域、及び一対の第２の不純物領域を有し、前記第２の半導体層は、第２のチャネル形成領域、及び一対の第３の不純物領域を有する。 - 特許庁

A metal silicide layer 13b, which includes nickel platinum silicide, is formed by a salicide process, on a source-drain n^+-type semiconductor region 7b of an n-channel type MISFETQn formed on the semiconductor substrate 1 and a gate electrode GE1, and on a source-drain p^+-type semiconductor region 8b of a p-channel type MISFETQp and a gate electrode GE2.例文帳に追加

半導体基板１に形成したｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ^＋型半導体領域７ｂおよびゲート電極ＧＥ１上と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ^＋型半導体領域８ｂおよびゲート電極ＧＥ２上とに、ニッケル白金シリサイドからなる金属シリサイド層１３ｂをサリサイドプロセスで形成する。 - 特許庁

The respective FWD cell regions (FWD active regions) 3 constituting one of cell region columns disposed on both sides of center gate wiring 4a running at the center of the semiconductor device 1 pass through the lower part of the gate wiring 4 and are integrally formed with the respective FWD cell regions 3 constituting the other cell region column.例文帳に追加

半導体装置１の中央を走行している中央ゲート配線４ａの両側に配置されたセル領域列のうち、一方のセル領域列を構成する各ＦＷＤセル領域（ＦＷＤ活性領域）３は、ゲート配線４の下方を通過して他方のセル領域列を構成する各ＦＷＤセル領域３と一体形成されている。 - 特許庁

In the memory cell with a transistor on the floating body region, its lower surface is isolated by bonding, the bonding is non-flat and has a projection 40 towards the surface of the transistor, and the projection 40 is projected towards a gate substantially below the gate region 6 of the transistor.例文帳に追加

接合によってその下面が隔離されたフローティングボディの領域上に１つのトランジスタを有するメモリセルにおいて、該接合が非平面であり、前記接合は前記トランジスタの表面に向けて突出部４０を有し、前記突出部４０は前記トランジスタのゲート領域６の略下方のゲートに向けて突出していることを特徴とするメモリセルを提供する。 - 特許庁

The present manufacturing method of CMOS integrated circuit device comprises forming a titanium nitride film for adjusting electrical characteristics of a high dielectric gate insulation film before forming a gate electrode film at an N channel region and a P channel region, the titanium nitride film being composed of a lower film containing relatively rich titanium and an upper film containing relatively rich nitrogen.例文帳に追加

本願発明は、ＣＭＯＳ集積回路デバイスの製造方法において、Ｎチャネル領域およびＰチャネル領域において、ゲート電極膜形成前の高誘電率ゲート絶縁膜の電気的特性を調整するためのチタン系窒化物膜を下方のチタンを比較的多く含む膜と、上方の窒素を比較的多く含む膜を含む構成とするものである。 - 特許庁

This semiconductor device 110 includes: first and second transistors 121, 122 each having a gate electrode, a source region and a drain region; and a diffusion region 150 connecting either of the source and drain regions of the first transistor 121 and either of the source and drain regions of the second transistor 122 to each other.例文帳に追加

ゲート電極、ソース領域およびドレイン領域をそれぞれが有する第１および第２のトランジスタ１２１，１２２と、第１トランジスタ１２１のソースおよびドレイン領域の一方と第２トランジスタ１２２のソースおよびドレイン領域の一方と互いに連結する拡散領域１５０とを備える半導体装置１１０を採用する。 - 特許庁

In a trench gate type MISFET, first injection for forming a first highly concentrated p-type source region 6 is carried out to deeply implant impurities, and then, second injection for forming a second highly concentrated p-type source region 8 is carried out to increase impurity concentration in the neighborhood of the top surface of a semiconductor region 14.例文帳に追加

トレンチゲート型ＭＩＳＦＥＴにおいて、第１の高濃度Ｐ型ソース領域６を形成するための第１の注入により不純物を深くまで注入し、第２の高濃度Ｐ型ソース領域８を形成するための第２の注入により半導体領域１４の上面付近の不純物濃度を高くする。 - 特許庁

Before the formation of the gate electrode 7, impurities are added to at least a part of the source region 9 and the drain region 10 by using ion implantation from an inner wall of the trench portion 3, and thereafter heat treatment is performed for diffusion and activation to form a diffusion region from the surface of the trench portion 3 down to a bottom portion thereof.例文帳に追加

ソース領域９とドレイン領域１０の少なくとも一部では、ゲート電極７の形成前にトレンチ部３の内壁からイオン注入を用いて不純物添加をおこなった後、拡散および活性化の熱処理を施すことによって、トレンチ部３の表面から底部にかけて深く形成させることを可能とする。 - 特許庁

It is also provided with a trench 17 extending from the top surface of the semiconductor substrate 2 to the drift region 6, a trench gate electrode 16 formed inside the trench 17, and a p-type impurities containing region 20 located inside the drift region 6 and formed in the area covering the bottom surface 17a of the trench 17.例文帳に追加

半導体基板２の表面からドリフト領域６に達するまで伸びているトレンチ１７と、トレンチ１７内に形成されているトレンチゲート電極１６と、ドリフト領域６内に位置するとともにトレンチ１７の底面１７ａを囲む範囲に形成されているｐ型不純物の含有領域２０を備えている。 - 特許庁

At a bottom portion of the gate trench 38, a diffusion domain of a first conductivity type is not formed which has its periphery surrounded with a drift region 18, and at a bottom portion of the termination trench 22, a floating region 20 of the first conductivity type is formed which has its periphery surrounded with the drift region 18.例文帳に追加

ゲートトレンチ３８の底部には、その周囲がドリフト領域１８によって囲まれている第１導電型の拡散領域が形成されておらず、終端トレンチ２２の底部には、その周囲がドリフト領域１８によって囲まれている第１導電型の拡散領域２０が形成されている。 - 特許庁

After the silicon nitride film 7 and titanium oxide film 6 in an I/O circuit region are removed, while the silicon nitride film 7 and titanium oxide film 6 are left in an internal circuit region, by thermally oxiidizing the substrate 1, a silicon oxide film 8 (a gate insulating film of an I/O circuit) is formed on a surface of the substrate 1 in the I/O circuit region.例文帳に追加

次に、内部回路領域に窒化シリコン膜７と酸化チタン膜６を残し、Ｉ／Ｏ回路領域の窒化シリコン膜７と酸化チタン膜６を除去した後、基板１を熱酸化することによって、Ｉ／Ｏ回路領域の基板１の表面に酸化シリコン膜８（Ｉ／Ｏ回のゲート絶縁膜）を形成する。 - 特許庁

A semiconductor device and its manufacturing method characteristically has a profile of a gate electrode, a profile or scope of a diffusion layer forming ion implantation region, or a peripheral profile of an element region, or has an insulation film coating a part of the element region formed before ion implantation.例文帳に追加

本発明に係る半導体装置及びその製造方法は、ゲート電極の形状、拡散層形成用イオン注入領域の形状若しくは範囲、又は、素子領域の周辺形状に特徴があり、あるいは、イオン注入前に素子領域の一部を被覆する絶縁膜を形成する点に特徴を有するものである。 - 特許庁