「gate region」に関連した英語例文の一覧と使い方(61ページ目) - Weblio英語例文検索

The gate electrode has a first stress in a first region located closer to the semiconductor fin and a second stress which is different from the first stress in a second region located farther from the semiconductor fin.例文帳に追加

ゲート電極は、半導体フィンのより近くに配置された第１の領域における第１の応力と、該半導体フィンからより遠くに配置された第２の領域における、第１の応力とは異なる第２の応力とを有する。 - 特許庁

A semiconductor memory array of floating gate memory cell is formed on a semiconductor basic body along with an interlaced strap region in that array and a peripheral region contiguous to that array and containing a related logic device.例文帳に追加

本発明は、半導体基体上に、フローティングゲートメモリセルの半導体メモリアレーを、そのアレー内にインターレースされたストラップ領域、及びそのアレーに隣接し関連論理デバイスを収容するための周囲領域と共に形成する方法に係る。 - 特許庁

The gate electrode 13 and the sidewall 14 are used as a mask, arsenic ions (As^+) are implanted into the silicon substrate 11 at comparatively low implantation energy, and a first shallow source region 35a and a first shallow drain region 35b are formed.例文帳に追加

次に、ゲート電極１３及びサイドウォール１４をマスクとして、シリコン基板１１内に、砒素イオン（Ａｓ^+ ）を比較的低い注入エネルギーで注入して、浅い第１のソース領域３５ａ及びドレイン領域３５ｂを形成する。 - 特許庁

Further, since the high-concentration the LDD region 15b is formed spaced from the region immediately below the gate electrode 13, a lateral electric field of a channel can be sufficiently relaxed, and deterioration in characteristics owing to variation in a threshold value can be suppressed.例文帳に追加

さらに、高濃度ＬＤＤ領域１５ｂをゲート電極１３直下の領域から離して形成するため、チャネルの横方向電界が充分緩和され、しきい値変動による特性劣化を抑えることが可能になる。 - 特許庁

The memory array has a semiconductor substrate 30, a gate insulation film 37, and an electric charge accumulation region 36, and has a plurality of memory transistors in which a threshold value can be changed by injecting or discharging electrons for the electric charge accumulation region.例文帳に追加

メモリアレイは、半導体基板（３０）とゲート絶縁膜（３７）と電荷蓄積領域（３６）を有し、電荷蓄積領域に対して電子を注入又は放出させて閾値電圧を変更可能な複数のメモリトランジスタ（２１）を有する。 - 特許庁

A side wall 6a is formed on lateral sides of a gate electrode 4 in a p-channel transistor formation scheduled region 51p by etching back an insulating film 6 while leaving a part which covers an n-channel transistor formation scheduled region 51n.例文帳に追加

ｎチャネルトランジスタ形成予定領域５１ｎを覆う部分を残しながら絶縁膜６のエッチバックを行うことにより、ｐチャネルトランジスタ形成予定領域５１ｐ内のゲート電極４の側方にサイドウォール６ａを形成する。 - 特許庁

The gate electrode EV includes a first portion 1 penetrating the first region and the second layer to intrude into the first layer 8, and a second portion 13 penetrating the second region and the second layer to intrude into the first layer 8.例文帳に追加

ゲート電極ＥＶは、第１の領域および第２の層を貫通して第１の層８に侵入する第１の部分１と、第２の領域および第２の層を貫通して第１の層８に侵入する第２の部分１３とを含む。 - 特許庁

Moreover, with a resin layer consisting of a polyimide provided on the gate electrode, an electrode connected electrically with the source region or the drain region in a hole provided in the resin layer is provided on the resin layer.例文帳に追加

また、前記ゲート電極上には、ポリイミドからなる樹脂層が設けられると共に、前記樹脂層上に前記樹脂層に設けられた穴で前記ソース領域またはドレイン領域と電気的に接続された電極とが設けられている。 - 特許庁

By performing thermal treatment, the boron ions 7 are diffused in the gate electrode 6a, the boron ions 9 and 13 are activated in the substrate 1, and an extension region 10a and a source/drain region 14a are formed.例文帳に追加

熱処理を行うことにより、ゲート電極６ａにおいてボロンイオン７を拡散させると共に、基板１においてボロンイオン９，１３を活性化させてエクステンション領域１０ａ及びソース／ドレイン領域１４ａを形成する。 - 特許庁

The feature of this integrated circuit semiconductor device includes comprising a semiconductor wafer having different concentrations of impurities by region, and gate patterns of different lengths by the region formed on the semiconductor wafer.例文帳に追加

各領域別に異なる濃度の不純物を持つ半導体ウェーハと、前記半導体ウェーハ上に形成されて前記各領域別に長さの異なるゲートパターンと、を含んでなることを特徴とする集積回路半導体素子。 - 特許庁

To provide a semiconductor storage device in which contact resistance can be reduced when a trench capacitor is connected to a source region or a drain region of MOSFET in a fine gate structure by using a surface trap, and to provide a manufacturing method of the device.例文帳に追加

サーフェスストラップを用いてトレンチキャパシタとフィンゲート構造のＭＯＳＦＥＴのソース領域又はドレイン領域とを接続する場合に、コンタクト抵抗を低減出来る半導体記憶装置及びその製造方法を提供する。 - 特許庁

Further, a 2nd conductivity type body region 4 and a 1st conductivity type source region 5 are provided in the 2nd semiconductor area 11 so as to form a channel 6 beneath a thin part 3a of the gate insulating film.例文帳に追加

さらに、この第２の半導体領域１１の内部には、第２導電型のボディ領域４と第１導電型のソース領域５とがゲート絶縁膜の薄い部分３ａの下にチャネル部６を作るように設けられている。 - 特許庁

Gate electrodes 109b and 109c of a CMOS and a lower electrode 109d of capacity are formed at the same time, an insulating film 112 is deposited, a base region 113 of an NPN transistor is formed, and an active region 114 is opened.例文帳に追加

ＣＭＯＳのゲート電極１０９ｂ、１０９ｃと容量の下部電極１０９ｄを同時に形成した後、絶縁膜１１２を堆積し、ＮＰＮトランジスタのベース領域１１３を形成し、アクティブ領域１１４を開口する。 - 特許庁

To provide an easy and simple method of forming a plurality of gate oxide films having different film thicknesses while suppressing a size error of an active region almost to an error when the gate oxide films are uniform in film thickness and also suppressing an influence on a substrate.例文帳に追加

活性領域の寸法誤差をゲート酸化膜の膜厚が均一な場合の誤差程度に抑制し、且つ、基板への影響を抑制しながら、異なる膜厚を有する複数のゲート酸化膜形成方法を簡易な方法で提供する。 - 特許庁

To provide a technology for properly controlling a threshold by adopting a material suitable for a gate electrode of each of MOS structures with different thresholds, and for preventing diffusion from the gate electrode to a channel region from being conspicuous without complicating a manufacturing process.例文帳に追加

製造プロセスを煩雑にすることなく、閾値が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供する。 - 特許庁

Next, a 10 nm or less thick n-side cap layer 8A composed of different material from that of the gate electrode metal film M is formed on only the entire portion belonging to the inside of an nFET region Rn out of an upper surface of the gate electrode metal film M.例文帳に追加

次に、ゲート電極用金属膜Ｍの上面のうちでｎＦＥＴ領域Ｒｎ内に属する部分にのみ、全面的に、ゲート電極用金属膜Ｍとは異種材料の、１０ｎｍ以下の厚みのｎ側キャップ層８Ａを形成する。 - 特許庁

A memory cell formed in a memory cell region has a memory gate electrode MG formed in a side wall shape on a side wall of a control gate electrode CG with a potential barrier film EV1, a charge storage film EC, and a potential barrier film EV2 interposed.例文帳に追加

メモリセル領域に形成されているメモリセルには、コントロールゲート電極ＣＧの側壁に電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２を介して、サイドウォール形状のメモリゲート電極ＭＧが形成されている。 - 特許庁

Then the semiconductor device has a source-drain region having an SiGe layer 8 which is buried in a recessed portion formed on a surface of the silicon substrate 1 with the gate electrode 4 interposed therebetween to induce strain in the channel formed on the surface of the silicon substrate 1 below the gate electrode 4.例文帳に追加

そして、ゲート電極４を挟むシリコン基板１表面に形成された凹部に埋め込まれ、ゲート電極４下のシリコン基板１の表面に形成されるチャネルに歪みを誘起するＳｉＧｅ層８を備えたソース・ドレイン領域を備える。 - 特許庁

A semiconductor storage device is configured of a semiconductor board 21 forming a trapezoidal step 21b, a first well 32, a gate electrode 38 fitted on the step through a gate oxide film 36, an impurity diffusion region 28, second wells 34a and 34b and the charge storage section 40.例文帳に追加

台状のステップ部21bが形成された半導体基板21と、第１ウェル32と、ステップ部上にゲート酸化膜36を介して設けられたゲート電極38と、不純物拡散領域28と、第２ウェル34a及び34bと、電荷蓄積部40とを備えて構成される。 - 特許庁

In the same contaminant ions introducing process, a p-type semiconductor region 10 and a p-type field limiting ring 11 are collectively formed in a gate line area GLA while integrating them so as to be in contact with a groove 5, in which a gate lead out electrode 8 is formed.例文帳に追加

同一の不純物イオン導入工程にて、ゲート配線領域ＧＬＡでｐ^−型半導体領域１０およびｐ^−型フィールドリミッティングリング１１をゲート引き出し電極８の形成された溝５と接するように一括して、形成する。 - 特許庁

To provide a double gate MOS transistor and a double gate CMOS transistor which reduce the whole transistor area, and a manufacturing method, while securing the contact area of the electrode sections of a source region and a drain area.例文帳に追加

ソース領域およびドレイン領域の電極部の接触面積を確保しながらトランジスタ全体の面積を小さくするようにした二重ゲートＭＯＳトランジスタおよび二重ゲートＣＭＯＳトランジスタ、その製造方法を提供することにある。 - 特許庁

The gate electrode 8b for diode is formed in a region where a p-type body layer 3a is formed, and has such a structure that a trench 6b in which the gate electrode 8b for diode is arranged does not reach an n^- type drift layer 2.例文帳に追加

そして、ダイオード用ゲート電極８ｂについては、ｐ型ボディ層３ａが形成されている領域に形成されるようにし、ダイオード用ゲート電極８ｂが配置されるトレンチ６ｂがｎ^-型ドリフト層２まで達しない構造とされるようにする。 - 特許庁

A MOSFET 100 includes a semiconductor layer 103 of a p-type GaN layer formed on a substrate 101, and a gate electrode 108, a source electrode 106 and a drain electrode 107 formed on a channel region 103a with a gate oxide film 105 interposed therebetween.例文帳に追加

MOSFET１００は、基板１０１上に形成されたp型GaN層の半導体層１０３と、チャネル領域１０３ａ上にゲート酸化膜１０５を介して形成されたゲート電極１０８と、ソース電極１０６及びドレイン電極１０７とを備える。 - 特許庁

A non-volatile semiconductor memory has memory cells 100 having first and second MONOS memory cells controlled by a word gate and a control gate, and a memory cell array region in which a plurality of memory cells are arranged in the direction of A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートと、コントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセルとを有するメモリセルを１００、第１及び第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

A non-volatile semiconductor memory has a memory cell array region in which a plurality of twin memory cells 100 having first and second MONOS memory cells 108A, 108B controlled by a word gate and a control gate are arranged respectively in the first direction A and the second direction B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル108A，108Bを有するツインメモリセル100を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

By lowering potential of the gate electrode 43 like this, the potential of the gate electrode 43 can be set in such stable region as a current i of a thin-film diode 4 does not fluctuate even if a threshold value of the thin-film diode 4 fluctuates.例文帳に追加

こうして、ゲート電極４３の電位を低くすることで、薄膜ダイオード４の閾値が変動した場合であっても、薄膜ダイオード４の電流ｉが変動しないような安定領域にゲート電極４３の電位を設定することができる。 - 特許庁

Further, in the second NMIS transistor forming region AreaC of the semiconductor substrate 11, a second NMIS transistor having a gate insulating film 13 made of a silicon oxide film and a gate electrode 14c made of a semiconductor material like a polysilicon film is formed.例文帳に追加

また、半導体基板１１の第２のＮＭＩＳトランジスタ形成領域AreaCには、シリコン酸化膜からなるゲート絶縁膜１３とポリシリコン膜のような半導体材料からなるゲート電極１４ｃを有する第２のＮＭＩＳトランジスタを形成する。 - 特許庁

For the gate insulating film 5, the section right above the channel region 4 is made of the first gate insulating film 5a consisting of a metallic oxide high in permittivity, and other sections are made of second insulating film 5b low in concentration of metallic atoms.例文帳に追加

ゲート絶縁膜５は、チャネル領域４の直上の部分が誘電率の高い金属酸化物からなる第１のゲート絶縁膜５ａにより形成され、それ以外の部分は金属原子濃度が低い第２のゲート絶縁膜５ｂにより形成される。 - 特許庁

LDD regions 7a and 7b of relatively low impurity concentration are formed in a semiconductor substrate 3 on both sides of a gate electrode 5, with a silicide block film 9 formed on one LDD region 7b away from a side wall 6 of the gate electrode 5.例文帳に追加

ゲート電極５両側の半導体基板３内に比較的低不純物濃度のＬＤＤ領域７ａ，７ｂを形成し、一方のＬＤＤ領域７ｂ上には、ゲート電極５のサイドウォール６と離間してシリサイドブロック膜９を形成する。 - 特許庁

To provide a technology for properly controlling a threshold by adopting materials suitable for the gate electrode of each of MOS structures with different thresholds, and for preventing diffusion from the gate electrode to a channel region from being made remarkable without complicating a manufacturing process.例文帳に追加

製造プロセスを煩雑にすることなく、閾値が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供する。 - 特許庁

The series FET 1B has a gate electrode 41 on a gate region 45 formed on the bottom of a recess 40 inside the contact layer 17 and a source electrode 42 and a drain electrode 43 on both sides of the recess 40 on the contact layer 17.例文帳に追加

シリーズＦＥＴ１Ｂは、コンタクト層１７内のリセス４０の底部に形成されたゲート領域４５上にゲート電極４１を有し、コンタクト層１７上のリセス４０の両側にソース電極４２およびドレイン電極４３を有する。 - 特許庁

To provide a manufacturing method of flash memory element, capable of sufficiently decreasing the critical dimension of the active region, increasing the surface area of the floating gate, realizing uniform and flat floating gate, and suppressing the production of moats.例文帳に追加

活性領域の臨界寸法を十分減らすこと、フローティングゲートの表面積を増加させること、均一で平坦なフローティングゲートを実現すること、及びモウト発生を抑制することが可能なフラッシュメモリ素子の製造方法を提供する。 - 特許庁

A substrate is doped being inclined by 30-60° with respect to a direction of irradiation to form a self-aligned impurity region (Lov) of low concentration that overlaps a gate electrode, and thus to form a TFT having a GOLD (gate-drain overlapped lightly doped drain) structure.例文帳に追加

本発明は、基板を照射方向に対して３０°〜６０°傾けてドーピングを行い、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ）を自己整合的に形成してＧＯＬＤ構造を備えたＴＦＴを作製することを特徴とする。 - 特許庁

The ONO film 7 formed at the lower part of the memory gate 8 is terminated at the lower part of the silicon oxide film 9 and a low destruction pressure resistant region is prevented from being generated in the silicon oxide film 12 near the end of the memory gate 8 when the silicon oxide film 12 is deposited.例文帳に追加

メモリゲート８の下部に形成されたＯＮＯ膜７は、酸化シリコン膜９の下部で終端し、酸化シリコン膜１２の堆積時にメモリゲート８の端部近傍の酸化シリコン膜１２中に低破壊耐圧領域が生じるのを防いでいる。 - 特許庁

Three electrodes (a gate electrode 21a connected with a trench gate electrode 17, a source electrode 20 being in contact with an N^+ source region 14 and a P base layer 12, and a drain electrode 22 being in contact with an N^+ drain layer 10) are arranged on one side of semiconductor substrates 10, 11 of a U-MOSFET.例文帳に追加

Ｕ−ＭＯＳＦＥＴの半導体基板10、11の片面側に、３つの電極（トレンチゲート電極17に連なるゲート電極21a 、Ｎ+ ソース領域14およびＰベース層12にコンタクトするソース電極20、Ｎ+ ドレイン層10にコンタクトするドレイン電極22）を設ける。 - 特許庁

A method of manufacturing the semiconductor device includes a process of forming the nonvolatile memory in a memory region Rm on a silicon substrate 1, wherein a selection gate electrode CG is formed on the principal surface of the silicon substrate 1 and a dummy gate DG adjoining one sidewall surface is formed.例文帳に追加

シリコン基板１上のメモリ領域Ｒｍに不揮発性メモリを形成する工程であって、シリコン基板１の主面に選択ゲート電極ＣＧを形成し、いずれか一方の側壁面に隣り合うダミーゲートＤＧを形成する。 - 特許庁

To provide a semiconductor memory device that improves the contact resistance characteristics of a gate by increasing the area of an active region contacting the gate and increases the channel width in a process of forming a vertical transistor, and to provide a method of manufacturing the same.例文帳に追加

垂直型トランジスタを形成する過程において、ゲートと接触する活性領域の面積を増加させてゲートの接触抵抗特性を改善し、チャネル幅を増加させる半導体メモリ素子及びその製造方法を提供する。 - 特許庁

The pn-junction generated by the two-dimensional electron gas generated at the interface between the undoped AlGaN layer 104 and the undoped GaN layer and by the p-type GaN layer 105 is formed at a gate region to be capable of enlarging the gate voltage.例文帳に追加

アンドープＡｌＧａＮ層１０４とアンドープＧａＮ層との界面で発生する２次元電子ガスとｐ型ＧａＮ層１０５とによって生じるｐｎ接合がゲート領域に形成されるのでゲート電圧を大きくすることができる。 - 特許庁

A p-type base layer 5, a n-type source layer 6, a gate insulating film 7, and a gate electrode 8 constituting a MOSFET structure are formed in the region, where n-type drift layers 2, barrier insulating films 3, and p-type drift layers 4 are arranged alternately and repeatedly.例文帳に追加

ｎ型ドリフト層２、バリア絶縁膜３、ｐ型ドリフト層４が交互に繰り返して配列された領域内に、ＭＯＳＦＥＴ構造を構成するｐ型ベース層５、ｎ型ソース層６、ゲート絶縁膜７およびゲート電極８を設ける。 - 特許庁

When a second time of thermal oxidation treatment is carried out, the first gate-oxide-film 107 (film thickness of 45 Å) existing in an active region 5 is grown to increase its film thickness to be a second gate-oxide-film 21 (film thickness of 90 Å).例文帳に追加

２回目の熱酸化処理を行うと，領域Ｂに属するアクティブ領域５に存在していた第１ゲート酸化膜１０７（膜厚４５Å）は，その膜厚が増加して第２ゲート酸化膜２１（膜厚９０Å）へと成長する。 - 特許庁

To make steep dopant distribution in a channel region by avoiding point defects without using any processes for removing thick gate sidewalls after forming deep source/drain regions by a manufacturing method in a minute field effect transistor whose gate length is equal to or less than 0.1 micron.例文帳に追加

ゲート長０．１ミクロン以下の微細な電界効果型トランジスタの製造方法で、深いソース／ドレイン領域形成後に厚いゲート側壁を取り除く工程を用いることなく、点欠陥を抑制し、チャンネル領域の不純物分布を急峻化する。 - 特許庁

The semiconductor device includes a semiconductor substrate 1001; a first active region 1003 of a first conductivity type formed in the semiconductor substrate 1001; and a first MISFET 1050 of a first channel type, having a first gate insulating film 1030a on the first active region 1003 and a first gate electrode 1032a and being formed on the first active region 1003.例文帳に追加

半導体装置は、半導体基板１００１と、半導体基板１００１内に形成された第１導電型の第１の活性領域１００３と、第１の活性領域１００３上に形成された第１のゲート絶縁膜１０３０ａと第１のゲート電極１０３２ａとを有し、第１の活性領域１００３上に形成された第１チャネル型の第１のＭＩＳＦＥＴ１０５０とを備える。 - 特許庁

After an N type LDD region is formed by implanting N type impurities into the semiconductor layer using the first and second gate electrodes as masks (step S6), the N type LDD region is inverted into a P type high concentration impurity layer by implanting P type impurities into the region for forming the P type TFT using the first and second gate electrodes as masks (step S7).例文帳に追加

そして、第１のゲート電極と第２のゲート電極とをマスクにして半導体層にＮ型不純物を注入してＮ型ＬＤＤ領域を形成した後に（ステップＳ６）、Ｐ型ＴＦＴを形成すべき領域に第１のゲート電極と第２のゲート電極とをマスクにしてＰ型不純物を注入し、Ｎ型ＬＤＤ領域をＰ型高濃度不純物層に反転する（ステップＳ７）。 - 特許庁

A voltage region applied to the gate electrode of a MOS transistor is divided into a plurality of voltage sub-regions, simulations of a MOS transistor model are run in each voltage sub-region, the measured characteristics of a MOS transistor in each gate voltage sub-region are combined with characteristics obtained through simulations, and then parameters of a MOS transistor are extracted.例文帳に追加

ＭＯＳ型トランジスタのゲート電極に印加される電圧領域を複数の電圧領域に分割し、前記分割されたそれぞれの電圧領域毎に、ＭＯＳ型トランジスタモデルを用いてシミュレーションを行い、前記それぞれのゲート電圧領域のＭＯＳ型トランジスタ実測特性に、前記シミュレーションによる特性を合わせ込んだ後、前記ＭＯＳ型トランジスタのパラメータを抽出するようにしたものである。 - 特許庁

The manufacturing method includes a step of forming a gate in a predetermined region on a semiconductor substrate, a step of forming the spacer on the sidewalls of the gate, a step for forming a nitride film on the spacer by performing a RTA process in a nitrogen atmosphere, and a step of forming a bonding region on a predetermined region on the semiconductor substrate by performing a contaminant ion implanting process.例文帳に追加

半導体基板上の所定の領域にゲートを形成する段階と、前記ゲートの側壁にスペーサを形成する段階と、窒素雰囲気中におけるＲＴＡ工程を行って前記スペーサ上に窒化膜を形成する段階と、不純物イオン注入工程を行い、前記半導体基板上の所定の領域に接合領域を形成する段階とを含んでなることを特徴とする。 - 特許庁