「gate region」に関連した英語例文の一覧と使い方(59ページ目) - Weblio英語例文検索

A connection layer 13 with low resistance which connects the position of the p type well region 4 connected to the source electrode 8 and the position right below the gate insulating film 5 below the gate insulating film 6 is provided at part of the insulating layer 11.例文帳に追加

ｐ形ウェル領域４におけるソース電極８に接続された部位とゲート電極６下のゲート絶縁膜５直下の部位とを接続する低抵抗の接続層１３が絶縁層１１の一部に設けられている。 - 特許庁

In the liquid crystal display device, a gate scanning voltage is outputted from a first side of a driving circuit opposing to a display region, via arrayed output terminals 39 for an LCD to the respective corresponding gate wirings 18.例文帳に追加

本発明にかかる液晶表示装置は、列状に配置されたＬＣＤ用出力端子３９を介して表示領域に対向する第１の辺から各々対応する複数のゲート配線１８にゲート走査電圧に出力する。 - 特許庁

The shared contact includes a lower level contact 113 that is connected to the source/drain region 106 and not connected to the gate electrode 103, and an upper level contact 118 connected to both the lower contact 113 and the gate electrode 103.例文帳に追加

シェアードコンタクトは、ソース／ドレイン領域１０６とは接続し且つゲート電極１０３とは接続しない下層コンタクト１１３と、下層コンタクト１１３及びゲート電極１０３の双方に接続する上層コンタクト１１８とを有する。 - 特許庁

A semiconductor layer 3, made of polycristalline silicon is formed on a substrate 2, and a source area 7 and a drain region 8 constituted of n- semiconductor layers are formed, and a gate insulating film 4 and a gate electrode 5 are formed on a channel part 9.例文帳に追加

基板２上に多結晶シリコンからなる半導体層３が設けられ、ｎ^-半導体層からなるソース領域７およびドレイン領域８が形成され、チャネル部９上にゲート絶縁膜４、ゲート電極５が設けられている。 - 特許庁

To provide a high breakdown voltage vertical MOS transistor in which a trench region extended to a semiconductor substrate layer is filled with a gate layer without adopting a photo lithographic process and a constitution where a deep groove is formed by the side of a gate electrode layer.例文帳に追加

ホトリソグラフィ工程およびゲート電極層脇に深い溝を形成する構成を採用せずに、半導体基板層にまで延長されたトレンチ領域をゲート層で充填する高耐圧縦型ＭＯＳトランジスタを提供する。 - 特許庁

Etching is carried out, then the photoresist is removed, as shown in Figure (a), a polysilicon plug 11 is left only between the gate electrodes 6 each provided with the gate electrode cover nitride film 5 in the region 12 with the n-type diffusion layer.例文帳に追加

エッチングを行いフォトレジストを除去すると、（ａ）に示すように、ｎ型拡散層を有する領域１２内にゲート電極カバー窒化膜５を有するゲート電極６の間にのみポリシリコンプラグ１１を形成するポリシリコンが残る。 - 特許庁

Impurities are doped in the semiconductor thin film 2 for forming a lightly doped impurity region (n^-) with the gate electrode 4 as a mask before a resist thin film 15a being relatively thickened on the wall surface of the gate electrode 4 is formed.例文帳に追加

ゲート電極４をマスクとして半導体薄膜２中に不純物をドープして低濃度不純物領域（ｎ^−）を形成した後、ゲート電極４の壁面で相対的に厚くなっているレジスト薄膜１５ａを形成する。 - 特許庁

With this, an uppermost metal film in the first region A can be removed, and accordingly, a first metal gate electrode and a second metal gate electrode having different work functions can be formed without yield reduction.例文帳に追加

これにより、第１領域Ａ内の最上部金属膜を容易に除去することができるので、収率が低下することなく異なる仕事関数を有する第１金属ゲート電極及び第２金属ゲート電極を形成できる。 - 特許庁

Alternatively, part of damage and contamination caused during patterning of the gate electrode 5 is taken into an oxide film through oxidation processing to be removed after the gate electrode 5 is patterned and before the source-drain region 9 is formed.例文帳に追加

または、ゲート電極５のパターンニング後、ソース・ドレイン領域９を形成する前に、酸化処理を行うことによってゲート電極５のパターンニングの際に生じるダメージや汚染の一部を酸化膜中に取り込んで基板から除去する。 - 特許庁

In this case, the semiconductor thin-film 6 is formed on all the region under the gate electrode 8 and its surroundings, so that cavities are prevented from being generated around a part of the semiconductor thin-film 6 corresponding to the gate electrode 8.例文帳に追加

この場合、ゲート電極８下の全域およびその周囲には半導体薄膜６が形成されているため、ゲート電極８に対応する部分における半導体薄膜６の周囲に空洞が生じないようにすることができる。 - 特許庁

The gate device is also provided with source region 216 which are heavily doped to first conductivity-type by selective implantation and formed adjacent to the trench gate 213 and more heavily doped main body regions 217 in the upper parts of the second conductivity-type well layers 215.例文帳に追加

又、選択的な注入によりトレンチゲート２１３に隣接して第１導電型に重くドープしたソース領域２１６と第２導電型ウエル層２１５上部により重くドープした本体領域２１７を設ける。 - 特許庁

Further, in a region of the surface of the single-crystal silicon substrate 101 which is present just under the gate electrode 107, there are provided its principal plane and its inclined plane 133 so inclining to its principal plane as to be along the extended direction of the gate electrode 107.例文帳に追加

ゲート電極１０７の直下の領域におけ単結晶シリコン基板１０１の表面に、主面と、ゲート電極１０７の延在方向に沿って主面に対して傾斜した傾斜面１３３と、を設ける。 - 特許庁

To integrate a device higher by obtaining sufficient electric characteristics of a transistor by recovering surface damage due to etching and increasing the degree of freedom of design, when a first gate insulating film is formed in a first active region and a second gate insulating film is formed in a second active region divisionally.例文帳に追加

第１の活性領域には第１のゲート絶縁膜を、第２の活性領域には第２のゲート絶縁膜をそれぞれ分けて形成するに際して、エッチングによる表面損傷を回復させてトランジスタの十分な電気特性を得るとともに、設計自由度を拡張させて装置の更なる高集積化を可能とする。 - 特許庁

An electron emission source 32 is formed on first cathode electrodes 14a-14d of the rectangular region A1 facing first gate electrodes 26a-26d, and an electron emission source 36 is formed on second cathode electrodes 18a-18d or the like of the frame-like region A2 facing a second gate electrode 30.例文帳に追加

矩形状領域Ａ１の第１のカソード電極１４ａ〜１４ｄ上に、第１のゲート電極２６ａ〜２６ｄに対向して電子放出源３２が形成されるとともに、枠体状領域Ａ２の第２のカソード電極１８ａ〜１８ｄ上等にも第２のゲート電極３０に対向して電子放出源３６が形成される。 - 特許庁

A semiconductor memory device comprises a semiconductor substrate 21 and a gate structure formed on the semiconductor substrate 21 and which comes into contact with a first impurity region 22a and a second impurity region 22b formed on the semiconductor substrate 21, and the gate structure utilizes a metal nitride as a trap site.例文帳に追加

半導体基板２１と、半導体基板２１上に形成され、当該半導体基板２１に形成された第１不純物領域２２ａ及び第２不純物領域２２ｂと接触するゲート構造体と、を備える半導体メモリ素子であって、ゲート構造体は、金属窒化物をトラップサイトとして利用している。 - 特許庁

Second image data having a sample gate set by a sample gate setting part 92 in a region of interest of first image data and crossing the first image data are generated when Doppler spectrum data are generated from a Doppler signal acquired from the region of interest of a blood vessel indicated in the image data of a subject.例文帳に追加

当該被検体の画像データに表示された血管の関心部位から得られるドプラ信号に基づいてドプラスペクトラムデータを生成する際、第１の画像データの関心部位にサンプルゲート設定部９２が設定したサンプルゲートを含み第１の画像データと交叉する第２の画像データを生成する。 - 特許庁

The p-type shallow junctions 20 at the ends of the Schottky junction are connected to the p-body region 6 of the MOSFET by a MOS gate so that the p-body region 6 of the MOSFET and the p-type junctions 20 are conductively connected when a negative bias is applied to the gate.例文帳に追加

さらに、ショットキー接合の端部にある浅いｐ型接合２０と、ＭＯＳＦＥＴのｐボディ領域６との間がＭＯＳゲートによって接続され、ゲートに負のバイアスが印加されると、ＭＯＳＦＥＴのｐボディ領域６とショットキー接合の端部のｐ型領域２０とが導電接続されるようにする。 - 特許庁

The semiconductor-on-insulator type transistor comprises (a) an insulating layer, (b) a semiconductor material layer on the insulating layer, (c) a transistor gate provided in the semiconductor material layer, and (d) a vertical, outer source/drain diffusion region and a vertical, inner diffusion-region, provided in the semiconductor material layer operationally adjacent to the transistor gate.例文帳に追加

セミコンダクタ・オン・インシュレータ型トランジスタは、ａ）絶縁層、ｂ）絶縁層上の半導体物質の層、ｃ）半導体物質層内に設けられたトランジスタゲート、ｄ）トランジスタゲートに動作上近接して半導体物質層内に設けられた上下方向外側ソース／ドレイン拡散領域及び上下方向内側拡散領域とからなる。 - 特許庁

The semiconductor device comprises a control voltage supply section 110, an MOS transistor having a gate electrode 109, a drain region 103a and a source region 103b, and a dielectric capacitor 104 and a resistor element 106 connected in parallel between the gate electrode 109 and the control voltage supply section 110.例文帳に追加

半導体装置は、制御電圧供給部１１０と、ゲート電極１０９とドレイン領域１０３ａとソース領域１０３ｂとを有するＭＯＳトランジスタと、ゲート電極１０９と制御電圧供給部１１０との間に互いに並列に介設された誘電体キャパシタ１０４及び抵抗素子１０６とを有する。 - 特許庁

Electron emission sources 32 are formed on first cathode electrodes 14a-14d in the rectangular region A1 by facing them to first gate electrodes 26a-26d, and electron emission sources 35 are formed on second cathode electrodes 18a-18d and the like in the frame-like region A2 by facing them to a second gate electrode 30.例文帳に追加

矩形状領域Ａ１の第１のカソード電極１４ａ〜１４ｄ上に、第１のゲート電極２６ａ〜２６ｄに対向して電子放出源３２が形成されるとともに、枠体状領域Ａ２の第２のカソード電極１８ａ〜１８ｄ上等にも第２のゲート電極３０に対向して電子放出源３６が形成される。 - 特許庁

Then, after removing the third resist pattern 25, heat treatment is carried out for the semiconductor substrate 11, and a tensile stress along the gate length direction is produced for the channel region located under the n-type gate electrode 15a in the first active region 11a by the tensile stress containing portion 24A.例文帳に追加

次に、第３のレジストパターン２５を除去した後、半導体基板１１に対して熱処理を行うことにより、引っ張り応力含有部２４Ａによって、第１の活性領域１１ａにおけるｎ型ゲート電極１５ａの下に位置するチャネル領域に対してゲート長方向に沿った引っ張り応力を生じさせる。 - 特許庁

When in the formation, after each layer of the work function control layer 5, the intermediate layer 6, and the low resistance layer 7 are laminated on the gate insulating film 4, gate processing is performed, an LDD region 9, a sidewall 8, and a source drain region 10 are formed sequentially, active annealing of impurities introduced in the semiconductor substrate 2 is performed.例文帳に追加

その形成時には、ゲート絶縁膜４上に仕事関数制御層５、中間層６および低抵抗層７の各層の積層後、ゲート加工を行い、ＬＤＤ領域９、サイドウォール８およびソース・ドレイン領域１０を順に形成して、半導体基板２に導入した不純物の活性化アニールを行う。 - 特許庁

A CMOS image sensor has a plurality of unit charges including a photodiode, a memory part, a floating diffusion region, a first transfer gate for controlling the potential of an TRX barrier and the potential of the memory part and transferring charges from the photodiode to the memory part, and a second transfer gate for transferring the charges from the memory part to the floating diffusion region.例文帳に追加

ＣＭＯＳイメージセンサは、フォトダイオードと、メモリ部と、浮遊拡散領域と、ＴＲＸバリアの電位およびメモリ部の電位を制御して、フォトダイオードからメモリ部に電荷を転送する第１転送ゲートと、メモリ部から浮遊拡散領域に電荷を転送する第２転送ゲートを備える複数の単位電荷を有する。 - 特許庁

This field effect transistor 1 has a buried gate region 5 formed by doping an impurity in a compound semiconductor substrate 19, wherein concave portions 6L and 6R are provided on both the sides of the buried gate region 5 of the compound semiconductor substrate 19.例文帳に追加

本発明に係る電界効果トランジスタ１は、化合物半導体基体１９に不純物をドーピングして形成した埋め込みゲート領域５を有する電界効果トランジスタ１において、前記化合物半導体基体１９に埋め込みゲート領域５の両側に隣接する凹部６Ｌ、６Ｒを設けることを特徴とする。 - 特許庁

The semiconductor device comprises an impurity diffusion region 105 and a gate electrode 104 formed on a semiconductor substrate 101, a silicide layer 106 formed on the impurity diffusion region 105 and the gate electrode 104, and a first etching stop film 110 formed on the silicide layer 106.例文帳に追加

半導体装置は、半導体基板１０１上に形成されたゲート電極１０４および不純物拡散領域１０５と、ゲート電極１４および不純物拡散領域１０５の上に形成されたシリサイド層１０６と、シリサイド層１０６上に形成された第１のエッチングストップ膜１１０とを備えている。 - 特許庁

A shielding region comprising the same layer as a semiconductor layer for forming a channel layer is formed near a channel region, thus preventing the deterioration in the transistor characteristics due to the light from the back light without increasing the capacitance between the gate and source, and the gate and drain, and hence obtaining the liquid crystal display having the improved image quality.例文帳に追加

チャネル層を形成する半導体層と同一層から成る遮光領域をチャネル領域近傍に形成することにより、ゲートとソース間及びゲートとドレイン間の容量を増加させることなく、バックライト光によるトランジスタ特性の劣化を防ぐことができ、画質の向上した液晶表示装置が得られる。 - 特許庁

Metallic silicide films 43a, 43b are formed on the gate electrode 15 and the n^+-type semiconductor region 35 while the metallic silicide film 43a is extended not only on the upper surface of the gate electrode 15 but also on the upper region of the recess 34b in the side surface 34a of the side wall spacer 33.例文帳に追加

ゲート電極１５上およびｎ^＋型半導体領域３５上に金属シリサイド膜４３ａ，４３ｂが形成され、金属シリサイド膜４３ａはゲート電極１５の上面上だけでなく、サイドウォールスペーサ３３の側面３４ａうちの凹部３４ｂよりも上部の領域上にも延在している。 - 特許庁

A floating gate 41a of a conductive semiconductor is so provided, on the first insulating layer 46 so as to cover a part of the channel region, and the floating gate 41a is connected to the conductive semiconductor region 40a through a bottleneck part 41b (narrow width and thin) provided at the conductive semiconductor.例文帳に追加

第１の絶縁層４６上にあって、チャネル領域の一部を覆うように導電性半導体を材料としたフローティングゲート４１ａを配置し、フローティングゲートが、同じく導電性半導体に設けた狭窄（幅が狭い、膜厚が薄い）部分４１ｂを介して導電性半導体領域４０ａと接続されている。 - 特許庁

In a process for forming a gate electrode film, the gate electrode film is formed while oscillating a discharge region on a target so that a film being formed every time when the discharge region reciprocates has a thickness of 2 nm or less thus suppressing variation in the characteristics of the device when a voltage is applied and realizing a highly reliable thin film semiconductor device.例文帳に追加

ゲート電極膜を形成する工程において放電領域をターゲット上で揺動させながら成膜し、放電領域が一往復するごとに成膜する膜厚を２ｎｍ以下とすることにより、電圧印加時の素子特性の変化が小さく、信頼性の高い薄膜半導体素子を実現する。 - 特許庁

The field effect transistor comprises an insulation layer 11, a source electrode 12 and a drain electrode 13 which are located on the insulation layer 11, an active region 14 which is located between the source electrode 12 and the drain electrode 13 on the insulation layer 11, and a gate insulation film 15 and a gate electrode 16 which are formed on the active region 14.例文帳に追加

絶縁層１１と、絶縁層１１上に配置されたソース電極１２およびドレイン電極１３と、絶縁層１１上であって且つソース電極１２とドレイン電極１３との間に配置された能動領域１４と、能動領域１４上に形成されたゲート絶縁膜１５と、ゲート電極１６とを備える。 - 特許庁

To provide a nonvolatile semiconductor storage device that reduces a voltage applied to an inter-poly insulating film by increasing a capacity coupling rate on an active area in a dummy cell region, and prevents wire breaking of a control gate caused by a hollow of the control gate on an element isolation region, and to provide a method of manufacturing the nonvolatile semiconductor storage device.例文帳に追加

ダミーセル領域において、アクティブエリア上の容量カップリング比を大きくしてインターポリ絶縁膜にかかる電圧を低減できると共に、素子分離領域上の制御ゲートの窪みによって発生する制御ゲートの断線を防止することができる不揮発性半導体記憶装置及びその製造方法を提供する。 - 特許庁

Moreover, by the injection of ions through the gate electrode 114 and the gate oxide film 112, there are added to the surface of the silicon substrate 101 which is present in the end 11 of the element forming region impurities having higher concentrations than those of impurities of the surface of the silicon substrate 101, which is present in an electrode-uniform portion 12 of the element forming region.例文帳に追加

ゲート電極１１４及びゲート酸化膜１１２を介したイオン注入によって、素子形成領域の端部１１におけるシリコン基板１０１の表面部分に、素子形成領域の電極均一部１２におけるシリコン基板１０１の表面部分よりも高い濃度の不純物を添加する。 - 特許庁

To provide a semiconductor device for allowing the size of the semiconductor device to be smaller than the conventional size concerning the semiconductor device having an impurity diffusion region which is formed by obliquely implanting ions from the lower part of a gate electrode to a region on a substrate without the formation of the gate electrode.例文帳に追加

ゲート電極の下部からゲート電極の形成されていない基板上の領域に斜め方向のイオン注入を行って形成される不純物拡散領域を有する半導体装置において、半導体装置のサイズを従来に比して縮小化することができる半導体装置を提供する。 - 特許庁

A gate electrode 15 is formed on a prescribed channel region 13 on a substrate 11 of a monocrystal Si enclosed with an element isolation oxide film 12 via a gate oxide film 14 of a combination structure, and a source/ drain diffusion layer 16 is formed away from the channel region 13 on the both-side substrates 11.例文帳に追加

素子分離酸化膜１２に囲まれた単結晶Ｓｉの基板１１上における所定のチャネル領域１３上には組み合わせ構成のゲート酸化膜１４を介してゲート電極１５が形成され、その両側の基板１１上にはチャネル領域１３を隔ててソース／ドレイン拡散層１６が形成されている。 - 特許庁

The source area 14, the drain region 15 and the gate region 17 are formed by impurities diffusion from a source drawing layer 21 of polycrystalline silicon containing impurities, a drain drawing layer 23 and a gate drawing layer 18 as diffusion sources through an opening 20a of an insulating film 20.例文帳に追加

ソース領域１４、ドレイン領域１５およびゲート領域１７は、絶縁膜２０の開口２０ａを介して、不純物を含む多結晶シリコンよりなるソース取り出し層２１、ドレイン取り出し層２３およびゲート取り出し層１８を拡散源とする不純物拡散によりそれぞれ形成されたものである。 - 特許庁

With such a structure, an inversion layer is formed for a p-type base region 3 by turning only the first gate electrode 8a out of the first and second gate electrodes 8a, 8b, but the inversion layer may be formed not deep enough to connect an n^-type drift layer 2 and an n^+-type impurity region 4.例文帳に追加

このような構造では、第１、第２ゲート電極８ａ、８ｂのうちの第１ゲート電極８ａのみをオンさせることで、ｐ型ベース領域３に対して反転層を形成しながらも、その反転層がｎ^-型ドリフト層２とｎ^+型不純物領域４とを繋ぐ深さまでは形成されないようにすることができる。 - 特許庁

Thereby, since the resist region 20 is positioned in a scribed line on the peripheral part of a color filter substrate of a panel, the resist region 20 protects the passivation layer 22 and the gate insulating layer 14 from cracking and also protects the gate terminal and the lead wiring from corrosion after a portion of the color filter substrate is removed along the scribed line.例文帳に追加

このレジスト領域２０が、パネルのカラーフィルタ基板の周辺上のスクライブ線に位置するので、レジスト領域２０は、不動態化層２２とゲート絶縁層１４を割れから保護することができ、かつカラーフィルタ基板の一部がスクライブ線に沿って除去された後にゲート端子とリード線を腐蝕から保護することができる。 - 特許庁

This semiconductor device (100) is provided with: a first transistor (110) including a first semiconductor layer (112) having a first polycrystalline region (P1) and a first gate electrode (114); and a second transistor (120) including a second semiconductor layer (122) having a second polycrystalline region (P2) and a second gate electrode (124).例文帳に追加

本発明による半導体装置（１００）は、第１多結晶領域（Ｐ１）を有する第１半導体層（１１２）と、第１ゲート電極（１１４）とを含む第１トランジスタ（１１０）と、第２多結晶領域（Ｐ２）を有する第２半導体層（１２２）と、第２ゲート電極（１２４）とを含む第２トランジスタ（１２０）とを備える。 - 特許庁

The prepaid card such as Passnet in the Kanto region or the Tran-Pass in the Chubu region cannot be used to go through the ticket gate if the credit balance is less than the base rate; however, the Surutto KANSAI card can be used in the same situation even the balance of the card is 10 yen, in which the balance can be paid after the passenger goes through the ticket gate. 例文帳に追加

関東地方のパスネットや中部地方のトランパス(交通プリペイドカード)などはカード残額が初乗り運賃に満たない場合、そのカードで入場できないが、スルッとKANSAIの各カードは残額が10円でもあれば改札を通ることができ、降車の際に乗り越し精算すればよいということになっている。 - Wikipedia日英京都関連文書対訳コーパス

A p^+-type base region 108, n^+-type emitter region 109, a gate insulating film 110, a gate electrode film 111, an interlayer insulating film 112, p^+-type collector layer 113, and an emitter electrode film 114, are formed on an implanted substrate 102 on which n^--type drift layer 106 and n^+-type buffer layer 107 are formed.例文帳に追加

Ｎ^−型ドリフト層１０６及びＮ^＋型バッファ層１０７を形成した注入基板１０２に、Ｐ^＋型ベース領域１０８及びＮ^＋型エミッタ領域１０９、ゲート絶縁膜１１０、ゲート電極膜１１１、層間絶縁膜１１２、Ｐ^＋型コレクタ層１１３、エミッタ電極膜１１４を形成する。 - 特許庁

Upper surface portion and right and left side face portions of the semiconductor region 12 along the end of the gate electrode 15 on the drain region side is covered with a selective insulating film 171 thicker than the gate insulating film 14, and a lightly doped n^--type impurity diffusion layer 172 is formed beneath the selective insulating film 171 (offset structure 17).例文帳に追加

ドレイン領域側のゲート電極１５の端部近傍に沿う半導体領域１２の上面及び左右側面の部分はゲート絶縁膜１４よりも厚い選択的絶縁膜１７１で覆われ、選択的絶縁膜１７１下には、低濃度Ｎ^−型不純物拡散層１７２が形成される（オフセット構造１７）。 - 特許庁

The emitter 83 and the collector 84 of the LDD structures are manufactured by forming poly-si gates 210 and 211 in a lateral pnp transistor forming region 200 at the time of forming a poly-si gate 210 in a MOSFET forming region 100, and implanting ions twice in the region 200 in the same way as in the region 100.例文帳に追加

ＬＤＤ構造のエミッタ８３及びコレクタ８４は、ＭＯＳＦＥＴ形成領域１００にpoly-siゲート２１０を形成するときに、ラテラルＰＮＰトランジスタ形成領域２００にもpoly-siゲート２１０、２１１を形成し、領域２００に対しても領域１００に対してと同様に二回のイオン注入を行なうことによって製造される。 - 特許庁

In the trench 5, a temperature detection element 4 which faces both of the first semiconductor region 20 and the second semiconductor region 18 through an insulating film 6 is filled up, in the trench 19, a gate electrode 14 which faces both of the first semiconductor region 20 and the second semiconductor region 18 through an insulating film 6 is filled up.例文帳に追加

トレンチ５内に、絶縁膜６を介して第１半導体領域２０と第２半導体領域１８の双方に対向する温度検知素子４が充填されており、トレンチ１９内に、絶縁膜６を介して第１半導体領域２０と第２半導体領域１８の双方に対向するゲート電極１４が充填されている。 - 特許庁

The peripheral circuit region 63 comprises second semiconductor regions 9 formed on a semiconductor substrate 50, a second gate insulation film 12 which is formed thinner thin a first gate insulation film 13, a second gate electrode 15 formed on the second gate insulation film 12, and source and drain regions 31, doped with an impurity of the first conductivity type, formed in the second semiconductor regions 9 in both sides of the second gate electrode 15.例文帳に追加

周辺回路領域６３は、半導体基板５０に形成された第２半導体領域９と、第１のゲート絶縁膜１３よりも薄い厚みを有する第２のゲート絶縁膜１２と、第２のゲート絶縁膜１２上に形成された第２のゲート電極１５と、第２のゲート電極１５の両側で第２半導体領域９に形成され、第１導電型の不純物がドープされたソースおよびドレイン領域３１とを含む。 - 特許庁

The semiconductor device comprises the mask ROM formed on a semiconductor substrate 1 including at least one transistor Tp having a gate insulating film 3 having the charge accumulating function (ONO structure), a gate electrode 4a formed on the gate insulating film 3, and a source region 2 formed in the side of the gate electrode 4a in the semiconductor substrate 1.例文帳に追加

半導体装置は、半導体基板１の上に形成され、電荷蓄積機能（ＯＮＯ構造）を持つゲート絶縁膜３と該ゲート絶縁膜３上に形成されたゲート電極４ａと、半導体基板１におけるゲート電極４ａの側方にそれぞれ形成されたソース・領域２とを有する少なくとも１つのトランジスタＴｐを含むマスクＲＯＭ部を備えている。 - 特許庁