「gate region」に関連した英語例文の一覧と使い方(67ページ目) - Weblio英語例文検索

The logic device 20 controls the voltage level of the second n-type doped region 28 by using the second gate 30, generates channel hot hole or channel hot electron in the p-type substrate 22 by controlling the voltage level of the first gate 24, changes a threshold voltage of the first gate 26 by using the channel hot hole or channel hot electron, and changes data stored in the logic device 20.例文帳に追加

ロジックデバイス２０は第二ゲート３０を利用して第二Ｎ型ドープ領域２８の電圧レベルを制御し、第一ゲート２４の電圧レベルを制御してＰ型基板２２にチャンネルホットホールまたはチャンネルホットエレクトロンを発生し、該チャンネルホットホールまたはチャンネルホットエレクトロンを利用して第一ゲート２６の閾値電圧を変え、ロジックデバイス２０に貯蔵されるデータを変える。 - 特許庁

The semiconductor device comprises a trench transistor including a trench formed in a semiconductor substrate, a gate electrode formed on the inside of the trench through a gate insulating film, a source and a drain arranged on the semiconductor substrate in the vicinity of the gate electrode through the gate insulating film wherein the gate insulating film in a region touching the source or the drain is formed thicker than that formed on the inside of the trench.例文帳に追加

本発明の半導体装置は、半導体基板に形成された溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍の半導体基板に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備えるとともに、前記ゲート絶縁膜において、前記ソース及びまたはドレインに接する領域のゲート絶縁膜の厚さが、前記溝の内部側に形成されているゲート絶縁膜の厚さよりも厚くされたことを特徴とする。 - 特許庁

In the semiconductor device, an electrode structure is formed in two layers, and a region without overlapping with a protection diode Di is formed at least at one portion of a gate pad.例文帳に追加

またソース電極層はゲートパッド部を除いて配置され、素子領域の端部のセルではソースパッド部からゲートパッド部を迂回するように電流経路が形成される領域があった。 - 特許庁

In an N-channel type thin-film transistor in the peripheral circuit, a gate electrode and a high resistance impurity region are overlapped to suppress the deterioration due to a hot carrier and increase an ON-state current.例文帳に追加

周辺回路のＮチャネル型薄膜トランジスタは、ゲート電極と高抵抗不純物領域をオーバーラップさせて、ホットキャリヤによる劣化を抑制し、オン電流を増加させる構成とする。 - 特許庁

A dispersion mask composed of SiNx film is formed on the n-type GaAs layer 5, and Zn is dispersed on the n-type GaAs layer 5 through the opening of the mask so as to form a p+-type gate region 6.例文帳に追加

ｎ型ＧａＡｓ層５にＳｉＮ_x 膜からなる拡散マスクを形成し、その開口部を通じてＺｎをｎ型ＧａＡｓ層５に拡散させてｐ^+ 型ゲート領域６を形成する。 - 特許庁

An embedded insulating film 112 is provided in the silicon layer 111 of an SOI substrate 110, and a photodiode 116 or a transfer gate 118 is provided in an overlying P-well region 114.例文帳に追加

ＳＯＩ基板１１０のシリコン層１１１に埋め込み絶縁膜１１２を設け、その上層のＰ型ウェル領域１１４にフォトダイオード１１６や転送ゲート１１８を設ける。 - 特許庁

In a method of reading the nuclear spin state, a donor arranged in a crystalline floating gate region is irradiated with monochromatic light resonating with only a specified nuclear spin state (step 3) to detect a change in a drain current.例文帳に追加

結晶性のフローティングゲート領域に配置したドナーに、特定の核スピン状態にのみ共鳴する単色光を照射し、ドレイン電流の変化を検出することで解決する。 - 特許庁

Charges stored from a body region under a gate can be removed rapidly by shaping the body contact, and a stable efficient SOI MOSFET can be realized.例文帳に追加

ボディコンタクトを設けることにより、ゲートの下のボディ領域から蓄積されたチャージを迅速に除去することができ、安定で効率的なＳＯＩ ＭＯＳＦＥＴを実現することができる。 - 特許庁

Furthermore, the first impurity region 102 is provided so as to overlap a sidewall 108, providing a substantial gate overlap structure with the sidewall 108 functioning as an electrode.例文帳に追加

さらに、第１不純物領域１０２はサイドウォール１０８と重なるように配置され、サイドウォール１０８を電極として機能させることで実質的なゲートオーバーラップ構造を実現する。 - 特許庁

To improve a breakdown voltage of a semiconductor device having a lateral MOS transistor structure of a trench gate type configured to have an embedded layer arranged in a region separated from other elements.例文帳に追加

素子間分離された領域に埋込層を配して構成したトレンチゲートタイプの横型ＭＯＳトランジスタ構造を有する半導体装置において耐圧性に優れたものとする。 - 特許庁

The gate G_ST of the selection transistor ST is formed with a MOS structure so as to straddle the first impurity diffusion layer 104, the first body region 100, and the first impurity diffusion layer 124.例文帳に追加

第１不純物拡散層１０４、第１ボディ領域１００、第１不純物拡散層１２４に跨るように選択トランジスタSTのゲート部G_STをＭＯＳ型構造で形成する。 - 特許庁

Therefore, the concentration of a gate electric field on the edge of a channel region can be relaxed, so that a transistor high in reliability and having hump-free Id-Vg characteristics can be obtained.例文帳に追加

したがって、チャネル領域端部におけるゲート電界の集中を緩和することができ、Ｉｄ−Ｖｇ特性中のハンプのない信頼性の高い電界効果トランジスタが形成される。 - 特許庁

Since the concentration of p-type impurities in the p^- impurity layer 24 is higher than that in the body region 13, a depletion layer appearing upon application of a gate voltage does not elongate readily toward the p^+ impurity layer 8.例文帳に追加

ｐ^- 不純物層２４のｐ型不純物濃度がボディ領域１３より高いので、ゲート電圧の印加時に発生する空乏層がｐ^+ 不純物層８の方へ伸びにくくなる。 - 特許庁

To provide a manufacturing method of a flash memory element capable of increasing a formation region of a floating gate, with no decrease of gap fill margin of an element separation film within a limited area.例文帳に追加

限られた面積の下で素子分離膜のギャップフィルマージン減少なしにフローティングゲートの形成領域を増加させることが可能なフラッシュメモリ素子の製造方法を提供す。 - 特許庁

An oxynitirde film 5 is formed in a low breakdown voltage transistor LMOS region and an oxide film 7 which becomes the gate insulating film of high breakdown voltage transistor HMOS is formed through a thermal oxidation processing.例文帳に追加

低耐圧トランジスタＬＭＯＳ領域に酸窒化膜５を形成した後、熱酸化処理によって高耐圧トランジスタＨＭＯＳのゲート絶縁膜となる酸化膜７を形成する。 - 特許庁

Thereby, a drain contact part is distant from a heating part A of a region REgd2 between the gate and the drain that is low in withstand voltage and is formed into a structure having a small area (or without expanding).例文帳に追加

このため、耐圧が低いゲート・ドレイン間領域ＲＥｇｄ２の加熱部分Ａからドレインコンタクト部が遠いが、面積は小さく（または拡大しない）構造となっている。 - 特許庁

To provide a transistor substrate having a thin film transistor whose deterioration in gate voltage-drain current characteristics (Vg-Id characteristics) in an off region is suppressed, and to provide a method of manufacturing the transistor substrate.例文帳に追加

オフ領域におけるゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ特性）の劣化を抑制した薄膜トランジスタを備えたトランジスタ基板及びその製造方法を提供する。 - 特許庁

A second semiconductor layer 120 of Al_x2Ga_y2In_z2N (x2+y2+z2=1, x2>x1, y2≥0, z2≥0) is arranged on the first semiconductor layer and a gate region is arranged on the second semiconductor layer.例文帳に追加

第１の半導体層の上にはＡｌ_ｘ２Ｇａ_ｙ２Ｉｎ_ｚ２Ｎ（ｘ２＋ｙ２＋ｚ２＝１、ｘ２＞ｘ１、ｙ２≧０、ｚ２≧０）の第２の半導体層が配され、第２の半導体層の上にはゲート領域が配置される。 - 特許庁

A silicide layer 18 is provided on a second conductivity type (N type or P type) impurity diffusion layer 15 being separated by the region of the gate electrode 14 and the sidewall insulation film 17.例文帳に追加

上記ゲート電極１４及び側壁絶縁膜１７の領域を隔てて第２導電型（Ｎ型またはＰ型）の不純物拡散層１５上にシリサイド層１８が設けられている。 - 特許庁

To restrain short channel effects even if the gate length is reduced and to control a threshold voltage by controlling the concentration distribution of impurities inside a channel region of a polycrystalline silicon TFT precisely.例文帳に追加

多結晶シリコンＴＦＴのチャネル領域内の不純物濃度分布を精密に制御して、ゲート長を短くした場合でも短チャネル効果を抑制し、かつ、閾値電圧を制御する。 - 特許庁

A control circuit, according to the digital signal, controls a gate voltage of the third and fourth transistors so that the third and fourth transistors operate in a saturation region.例文帳に追加

制御回路は、前記デジタル信号に応じて、前記第３および第４のトランジスタが飽和領域で動作するように、前記第３および第４のトランジスタのゲート電圧を制御する。 - 特許庁

The active matrix substrate or electro-optical device where a dual-gate thin-film transistor is formed has, for example, a region of channel polysilicon and a pixel electrode arranged overlapping each other in a plane.例文帳に追加

デュアルゲートの薄膜トランジスタが形成されたアクティブマトリクス基板又は電気光学装置において、例えば、チャネルポリシリコンの領域と、画素電極とが平面的に重なるように配置する。 - 特許庁

This memory has a memory cell array region in which a plurality of twin memory cells having one word gate and first and second non-volatile memory elements controlled by first and second control gates are arranged.例文帳に追加

１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

A gate insulating film 31 and a polycrystalline silicon film 41 are formed on a P-type well region 13, and thereafter the films 31 and 41 on a core part are selectively removed.例文帳に追加

ｐ型ウェル領域１３上にゲート絶縁膜３１と多結晶シリコン膜４１を成膜後、コア部のゲート絶縁膜３１と多結晶シリコン膜４１とを選択的に除去する。 - 特許庁

To provide the technology to reduce electrical resistance between a contact plug and an impurity region connected electrically to such a plug while insulation property is maintained between a gate electrode and the contact plug.例文帳に追加

ゲート電極とコンタクトプラグとの間の絶縁性を維持しつつ、コンタクトプラグと、それに電気的に接続される不純物領域との間の電気抵抗を低減する技術を提供する。 - 特許庁

A metal silicide layer 10b of the conductive layer 10 of the gate electrode on the peripheral circuit region has a plurality of recesses on a top face and a plurality of salients on an under surface corresponding to the plurality of recesses.例文帳に追加

周辺回路領域のゲート電極の導電層１０の金属シリサイド層１０ｂは、上面に複数の凹部、下面に前記複数の凹部に対応する複数の凸部を有する。 - 特許庁

Then, after removing the photoresist layer 9, a silicon substrate 1 is thermally oxidized and an SiO_2 film 8b that is thinner than a first gate insulating film 8a is formed at the second region R2.例文帳に追加

次に、ホトレジスト層９を除去した後に、シリコン基板１を熱酸化して第２の領域Ｒ２に第１のゲート絶縁膜８ａよりも薄いＳｉＯ２膜８ｂを形成する。 - 特許庁

Then, let the remaining nitride silicon film 10 be an anti-oxidation mask, the MOS transistor formation region is selectively oxidized to form the gate-insulating film 12 of the MOS transistor having an arbitral thickness.例文帳に追加

次に、残った窒化シリコン膜１０を耐酸化マスクとして、ＭＯＳトランジスタ形成領域を選択酸化して、任意の膜厚を有するＭＯＳトランジスタのゲート絶縁膜１２を形成させる。 - 特許庁

Moreover, a formation width L of the source electrode 4 connected to the node N1 is caused to be smaller than the sum of gate-source electrode overlap widths a1 and a2 in a region B of the transistor terminal portion.例文帳に追加

そして、ノードＮ１に接続されたソース電極４の形成幅Ｌをトランジスタ端部の領域Ｂでのゲート・ソース電極重なり幅ａ１及びａ２の和よりも小さくしている。 - 特許庁

To constitute a semiconductor device into a structure, wherein a turn-off breakdown at the edge part of a pressure contact region at the time of breaking a current is hardly generated and failure of a dielectric strength between a gate and an emitter at this edge is hard to occur.例文帳に追加

電流遮断時の加圧接触領域のエッジ部でのターンオフ破壊が生じ難く、また、このエッジ部でのゲート／エミッタ間の絶縁耐圧不良が起こり難い構造とする。 - 特許庁

A transistor array at a farther distance from the pad 200 for the source is shorter in gate-width-directional length of a region of the second wiring layer 110a where the via 112a is not provided.例文帳に追加

ソース用パッド２００からの距離が遠いトランジスタ列ほど、第２の配線層１１０ａにおいてビア１１２ａが設けられていない領域のゲート幅方向の長さが短くなっている。 - 特許庁

For the thin-film transistor of the pixel part, the high resistance impurity region and the gate electrode are not overlapped, a leakage current is suppressed and the ratio of the on-current and an off-current is improved.例文帳に追加

他方、画素部の薄膜トランジスタは、高抵抗不純物領域とゲイト電極をオーバーラップさせないようにして、リーク電流を抑え、オン電流とオフ電流比を向上させる。 - 特許庁

A P-type diffusion layer 32 as a channel region is formed to the substrate on the source side of the gate electrode 30, and a source diffusion layer 34 is formed on the substrate in the P-type diffusion layer 32.例文帳に追加

ゲート電極３０のソース側の基板にはチャネル領域となるＰ型拡散層３２が形成され、Ｐ型拡散層３２内の基板にはソース拡散層３４が形成されている。 - 特許庁

To provide a semiconductor device, as well as, its manufacturing method, which can suppress deterioration in the drain current characteristics caused by increasing the thickness of the gate insulating film near an element isolation region.例文帳に追加

素子分離領域近傍のゲート絶縁膜の膜厚が増すことによるドレイン電流特性の劣化を抑制することのできる半導体装置およびその製造方法を提供する。 - 特許庁

A first source drain region 114A is formed outside a first insulating side-wall spacer 111A when viewed from a first gate electrode 106A of a semiconductor substrate 100.例文帳に追加

半導体基板１００における第１のゲート電極１０６Ａから見て第１の絶縁性サイドウォールスペーサ１１１Ａの外側に第１のソースドレイン領域１１４Ａを形成する。 - 特許庁

Asymmetric sidewall spacers are located on the sidewalls of the gate conductor and asymmetric source and drain regions are located, within the substrate, adjacent to the semiconductor channel region.例文帳に追加

非対称的な側壁スペーサがゲート導電体の側壁に配置され、そして非対称的なソース及びドレイン領域が半導体チャネル領域に隣接して基板内に配置される。 - 特許庁

To provide a compound semiconductor device in which a semiconductor/metal interface of proper quality without residues can be obtained in any region which forms a source electrode, a drain electrode and a gate electrode.例文帳に追加

化合物半導体装置のソース電極、ドレイン電極及びゲート電極を形成するいずれの領域においても、残渣のない良好な半導体／金属界面が得られるようにする。 - 特許庁

This prevents an unnecessary voltage other than a gate voltage from being applied to a channel-forming region of a TFT constituting each of read-out circuit portions 202R, 202G and 202B.例文帳に追加

これにより、各読出し回路部２０２Ｒ，２０２Ｇ，２０２Ｂを構成するＴＦＴのチャネル形成領域に、ゲート電圧以外の不要な電圧が印加された状態になることを防止する。 - 特許庁

A gate electrode 78 of the transistor is formed on a surface of a semiconductor substrate 62 via an insulating film 75, and then a p-type impurity is ion-implanted to form an element isolation region 65.例文帳に追加

半導体基板６２の表面に絶縁膜７５を介してトランジスタのゲート電極７８を形成し、続いて、ｐ型の不純物をイオン注入して素子分離領域６５を形成する。 - 特許庁

The basic cell AA1 of the semiconductor integrated circuit includes a diffusing region 1, a gate poly 2, a contact 3, and a layer of the first layer wiring 4; and is used for IC/LSI of the master slice system.例文帳に追加

半導体集積回路の基本セルＡＡ１は、拡散領域１、ゲートポリ２、コンタクト３、及び１層目配線４のレイヤを含み、マスタースライス方式のＩＣ／ＬＳＩに用いられる。 - 特許庁

The stress generating pattern can apply stress to a channel region, defined in the first semiconductor pattern underneath the gate electrode, thereby causing the mobility of the carriers to increase.例文帳に追加

前記応力発生パターンは前記ゲート電極の下部の第１半導体パターンに定義されるチャンネル領域に応力を加えて、これによってキャリアの移動度を増加させることができる。 - 特許庁

After a fin is formed as an active region, an aperture is formed to a position corresponding to a channel part of a first gate insulating film 22 and a silicon nitride film 23 covering the fin.例文帳に追加

活性領域であるフィン部を形成した後、フィン部を覆う第１ゲート絶縁膜２２及びシリコン窒化膜２３のチャネル部となる部分に対応する位置に開口を形成する。 - 特許庁

To effectively apply a stretch stress to a silicon channel region of an N channel insulating gate type field-effect transistor, and further to enhance the mobility of a parasitic transistor.例文帳に追加

Ｎチャネル絶縁ゲート型電界効果トランジスタのシリコンのチャネル領域に引張応力を効果的に印加することを可能とし、また寄生トランジスタの移動度を高めることを可能にする。 - 特許庁

A vertical-type field effect transistor includes a semiconductor layer 2 having multiple trenches 10 with a stripe geometry, a gate electrode 50 partially embedded in the multiple trenches 10, base regions 20 and 21, and a source region 25.例文帳に追加

ストライプ状の複数のトレンチ１０を有する半導体層２と、複数のトレンチ１０に部分的に埋め込まれたゲート電極５０と、ベース領域２０，２１と、ソース領域２５とを備える。 - 特許庁

The rear surface of a transparent substrate is irradiated with a laser after forming a source/drain region, and impurity ions in a semiconductor layer are diffused to lower direction of the gate electrode to form the GOLD structure.例文帳に追加

ソース・ドレイン領域形成後に透明基板裏面からレーザを照射して半導体層中の不純物イオンをゲート電極下方向へ拡散させてGOLD構造を形成する。 - 特許庁