「gate region」に関連した英語例文の一覧と使い方(68ページ目) - Weblio英語例文検索

After removing the photoresist layer 10, the silicon substrate 1 is thermally oxidized, and an SiO_2 film 8c that is thinner than the second gate insulating film 8b is formed at the third region R3.例文帳に追加

次に、ホトレジスト層１０を除去した後に、シリコン基板１を熱酸化し第３の領域Ｒ３に第２のゲート絶縁膜８ｂよりも薄いＳｉＯ２膜８ｃを形成する。 - 特許庁

A salicide structure semiconductor device comprises metal silicide layers formed on a high-concentration source/drain region and on a gate electrode surface, each formed of a plurality of islands of metal silicide.例文帳に追加

サリサイド構造の半導体装置の高濃度ソース・ドレイン領域とゲート電極表面に形成される金属シリサイドを複数のアイランド状金属シリサイドからなる構成とする。 - 特許庁

an emitter current in which this base current is amplified flows as a photocurrent and a logarithmically converted voltage appears at a gate of a MOS transistor T1 that performs an operation in a sub-threshold region.例文帳に追加

このベース電流が増幅されたエミッタ電流が光電流として流れ、サブスレッショルド領域で動作を行うＭＯＳトランジスタＴ１のゲートに対数変換された電圧が現れる。 - 特許庁

A back gate is formed in or by the doped layer, and a recessed channel array transistor is formed in the first region, and source and drain regions are formed in or by the doped layer.例文帳に追加

ドープ層内またはこの近傍にバックゲートを形成し、第１の領域にリセスチャネルアレイトランジスタを形成し、ドープ層内またはその近傍にソース領域およびドレイン領域を形成する。 - 特許庁

According to this configuration, while a voltage is not applied to a gate electrode of the pixel transistor 13, a sub-threshold current can be caused to flow through a channel region of the pixel transistor 13.例文帳に追加

このようにすれば、画素トランジスタ１３のゲート電極に電圧が印加されていない状態において画素トランジスタ１３のチャネル領域にサブスレッショルド電流を流すことが可能になる。 - 特許庁

The first storage 41 is separated and arranged at one end on the reverse side to the gate electrode 34 of a drain region 35 and formed near the surface of the p-type substrate/well 20.例文帳に追加

第１の蓄積部４１は、ドレイン領域３５のゲート電極３４型と反対側の一端に離間配置され、且つｐ型基板／ウェル２０の表面近傍に形成されている。 - 特許庁

Transmission display regions T are arranged on both sides across a gate line 3a in the boundary portion (first portion) of a first sub-pixel region 30a and a second sub-pixel portion 30b.例文帳に追加

第１サブ画素領域３０ａと第２サブ画素領域３０ｂとの境界部分（第１部分）には、ゲート線３ａを挟んで両側に透過表示領域Ｔが配置されている。 - 特許庁

A first and second floating gates are formed on the both sidewalls of an active region formed on the substrate via a first and second coupling gate insulating films, respectively.例文帳に追加

基板上に形成されている活性領域の両側壁には、それぞれ第１および第２カップリングゲート絶縁膜を介在して第１および第２フローティングゲートが形成されている。 - 特許庁

Further, an antireflection film 9 covers from a part of the upper side of the gate electrode 7 to a whole upper side of a first n-type diffusion layer 3 of photoelectric region.例文帳に追加

さらに、ゲート電極７の上方の一部から光電変換領域である第１のｎ型拡散層３の上方全体までをシリコン窒化膜からなる反射防止膜９が覆っている。 - 特許庁

In addition, a desired threshold can be maintained by measuring the impurity concentration in the channel region by using a dummy element and adjusting the back gate voltage based on the measured value of the impurity concentration.例文帳に追加

さらに、ダミー素子を用いてチャネル領域の不純物濃度を測定し、その測定値に基づいてバックゲート電圧を調節することにより所望のしきい値を維持することができる。 - 特許庁

The dummy gate 20 is formed to cover a part of the active region 2 in regions 8 where N-type dopant injection for forming N+ source drain regions 9 are performed.例文帳に追加

このとき、ダミーゲート電極２０は、Ｎ＋ソースドレイン領域９を形成するためのＮ型ドーパンドの注入が行われる領域８内の活性領域２の一部を覆うように形成される。 - 特許庁

The first impurity atom 106 and the second impurity atom 107 are introduced to the channel region within a range of 30 nm from the boundary with a gate electrode 105.例文帳に追加

また、第１不純物原子１０６および第２不純物原子１０７は、上記チャネル領域のゲート電極１０５の側の界面より３０ｎｍの範囲に導入されている。 - 特許庁

The MOS transistor PQ includes a gate electrode 21, a collector electrode 23, a drain electrode 24, an N-type impurity region 12a and P-type impurity regions 19a and 19b.例文帳に追加

ＭＯＳトランジスタＰＱは、ゲート電極２１と、コレクタ電極２３と、ドレイン電極２４と、Ｎ型不純物領域１２ａと、Ｐ型不純物領域１９ａおよび１９ｂとを含んでいる。 - 特許庁

The floating gate 40 overlaps a diffusion layer 80 provided in the semiconductor substrate 20 apart from a channel region 90 between the diffusion layer 60 and diffusion layer 70.例文帳に追加

フローティングゲート４０は、拡散層６０と拡散層７０との間のチャネル領域９０から離間して半導体基板２０内に設けられた拡散層８０とオーバーラップしている。 - 特許庁

To provide a semiconductor device and its manufacturing method capable of securely achieving electrical connection between a gate electrode and a well region, and of achieving high integration and an improvement of the yield.例文帳に追加

ゲート電極とウエル領域の電気的な接続を確実に行うことができ、高集積化と歩留まり向上が可能な半導体装置およびその製造方法を提供する。 - 特許庁

A first SP film 6 and a second SP film 7 are stacked in this order on a semiconductor substrate 1 in a silicide region to cover gate structures 10 on the substrate 1.例文帳に追加

シリサイド領域における半導体基板１上のゲート構造１０を覆って、半導体基板１上に、第１のＳＰ膜６及び第２のＳＰ膜７をこの順で積層する。 - 特許庁

To obtain a method for manufacturing a ROM memory cell, which can store at least three different logical levels by doping two different points of a polycrystalline silicon layer forming the gate region of a transistor.例文帳に追加

トランジスタのゲート領域を形成する多結晶シリコン層の２つの異なるドーピングにより、少なくとも３つの別個の論理レベルで記憶できるＲＯＭ型のメモリセルの製造方法を得る。 - 特許庁

The spacer layer 40 is formed in a region at the lower side of the gate electrode 80 and is provided with a first spacer layer 41 that is larger in a band gap than any of the channel layer 30 and barrier layer 50.例文帳に追加

スペーサ層４０は、ゲート電極８０の下側の領域に形成され、チャネル層３０およびバリア層５０のいずれよりもバンドギャップが大きい第１のスペーサ層４１を備える。 - 特許庁

The gate electrode 106 and the shallow well 104 are electrically connected by means of a high melting point silicide film 112 via the high concentration diffusion layer 111 of the contact region 120.例文帳に追加

、ゲート電極１０６と浅いウェル１０４とが、コンタクト領域１２０の高濃度拡散層１１１を介して高融点シリサイド膜１１２により電気的に接続されている。 - 特許庁

The same effect is obtained in a constitution that the charge accumulation region is formed by applying a bias voltage on a second surface side (on the gate insulating layer non-forming side) of the thin film semiconductor layer 12.例文帳に追加

薄膜半導体層１２の第二面側（ゲート絶縁層非形成側）に、バイアス電圧を印加することで電荷蓄積領域を形成する構成も同様の効果を有する。 - 特許庁

A charge storage layer at the upper part of a channel region 12 is removed by etching, charge storage layers 18a and 18b are formed, then an oxide film is deposited, and a gate electrode is formed thereafter.例文帳に追加

チャネル領域１２上部の電荷蓄積層をエッチングで除去し、電荷蓄積層１８ａ、１８ｂを形成した後、酸化膜を堆積し、その後ゲート電極を作製する。 - 特許庁

After that, a high voltage is applied to a well region and after the data of a selection block are erased, the control gate line is charged to e.g. a voltage of 4V (Vcg) which is used in reading.例文帳に追加

その後、ウェル領域に高電圧を印加し選択ブロックのデータが消去された後、コントロールゲート線を例えば読み出し時に使用する４Ｖ電圧（Ｖｃｇ）に充電する。 - 特許庁

An LDD region 707, which is overlapped on a gate wiring, is arranged on an n-channel type TFT 802 where a drive circuit is formed in the semiconductor device, and a TFT structure which is resistant to hot carrier implantation, is accomplished.例文帳に追加

駆動回路を形成するｎチャネル型ＴＦＴ８０２にはゲート配線に重なるＬＤＤ領域７０７が配置され、ホットキャリア注入に強いＴＦＴ構造が実現される。 - 特許庁

To relax an electric field of a gate insulating film of a selection transistor while preventing a bird's beak from being formed in a memory cell region even when a MONOS structure is used for a memory cell.例文帳に追加

メモリセルにＭＯＮＯＳ構造が用いられる場合においても、メモリセル領域にバーズビークが形成されるのを防止しつつ、選択トランジスタのゲート絶縁膜の電界を緩和する。 - 特許庁

To provide a pattern layout that can prevent changes in transistor characteristics caused by rounding which generates inside a corner of a diffusive region or a gate wiring and by an alignment error of a mask.例文帳に追加

拡散領域あるいはゲート配線の角部内側に発生する丸まりとマスクの位置合わせ誤差とに起因するトランジスタ特性の変動を防止し得るパターンレイアウトを提供する。 - 特許庁

A film thickness of an interlayer insulation film at a part on a channel region is thicker than that of a surrounding area, and capacitance is created at this part between a capacitance electrode and a gate electrode facing each other.例文帳に追加

チャネル領域上の層間絶縁膜が周囲よりも膜厚が薄く、その部分で容量電極がゲート電極と対向して容量を形成している半導体装置。 - 特許庁

The wirings for short-circuit 11, 12 are short-circuited to the selected gate lines SL0, SL1 in a wiring short-circuit region 13 deployed at a prescribed interval in the column direction of a memory cell array.例文帳に追加

短絡用配線１１，１２は、メモリセルアレイの列方向に所定間隔をおいて配置された配線短絡領域１３において選択ゲート線ＳＬ０，ＳＬ１に短絡させる。 - 特許庁

In the method for reading the nuclear spin state, a donor arranged in a crystalline floating gate region is irradiated with monochromatic light resonating with only a specified nuclear spin state (step 3) to detect a change in a drain current.例文帳に追加

結晶性のフローティングゲート領域に配置したドナーに、特定の核スピン状態にのみ共鳴する単色光を照射し、ドレイン電流の変化を検出することで解決する。 - 特許庁

Source/drain extension layers 11 are formed under the second part 62 on the surface of the semiconductor substrate 1 so that they put the channel region under the gate electrode 3 in between them, and extend to the bottom of the spacer 7.例文帳に追加

ソース／ドレインエクステンション層１１は、第２部分の下の半導体基板の表面でゲート電極下方のチャネル領域を挟むように形成され、スペーサの側壁の下まで延在する。 - 特許庁

The drain region 45 composed of the n-type diffusion layer is formed to the surface section of the p-type substrate/well 20 on the reverse side to the first storage 41 side of the gate electrode 44.例文帳に追加

このゲート電極４４の第１の蓄積部４１側とは反対側のｐ型基板／ウェル２０の表面部にｎ型拡散層からなるドレイン領域４５が設けられている。 - 特許庁

MISFETs containing a gate electrode GE and a source/drain region in which a metal silicide layer 11b is formed on an upper part are formed by a plurality of numbers on a main surface of a semiconductor substrate 1.例文帳に追加

ゲート電極ＧＥと上部に金属シリサイド層１１ｂが形成されたソース・ドレイン領域とを有するＭＩＳＦＥＴが半導体基板１の主面に複数形成されている。 - 特許庁

The microcrystal semiconductor film containing the metallic element of which crystallinity on the interface between itself and the gate insulating film is raised is used as a channel forming region to form this thin film transistor.例文帳に追加

次に、ゲート絶縁膜との界面における結晶性が高められた金属元素を含む微結晶半導体膜をチャネル形成領域として用いて薄膜トランジスタを形成する。 - 特許庁

The gate electrode 7 is made of P-type Poly-SiC whose Fermi level is closer to a Fermi level of the body region 3 than a Fermi level of Si.例文帳に追加

そして、ゲート電極７の材料に、Ｓｉのフェルミ準位よりもボディ領域３のフェルミ準位に近いフェルミ準位を有するＰ型Ｐｏｌｙ−ＳｉＣが採用されている。 - 特許庁

In the gate insulation film 8, the film thickness of a part opposing the surface of the N-type epitaxial layer 3 is larger than that at a part opposing the surface of the channel formation region 5.例文帳に追加

ゲート絶縁膜８は、Ｎ型エピタキシャル層３の表面と対向する部分の膜厚が、チャネル形成領域５の表面と対向する部分の膜厚よりも大きく形成されている。 - 特許庁

The bidirectional switch 10 includes on a semiconductor region 12, first and second electrodes 13, 14, a gate electrode 15, and first and second diode forming electrodes 16, 17.例文帳に追加

双方向スイッチ１０は、主半導体領域１２上に第１及び第２の主電極１３，１４とゲート電極１５と第１及び第２のダイオード形成用電極１６，１７とを有する。 - 特許庁

Next, the anisotropic dry etching is conducted to the HfSiON film 15 to largely damage only a region along the top surfaces of the silicon substrate 10 and gate electrode layer 14.例文帳に追加

次に、ＨｆＳｉＯＮ膜１５に、異方性ドライエッチングを行うことにより、シリコン基板１０およびゲート電極層１４の上面に沿った領域のみにダメージを大きく与える。 - 特許庁

The region 138 of low impurity concentration can be made thinner than a gate depletion layer width formed by a dynamic threshold transistor (DTMOS) that the thickness has a normal impurity profile.例文帳に追加

不純物濃度の薄い領域１３８は、その厚さが通常の不純物プロファイルをもつ動的閾値トランジスタ（ＤＴＭＯＳ）で形成されるゲート空乏層幅より薄くすることができる。 - 特許庁

To prevent generation of plasma damage in a gate recess region and reduce interface level density, regarding a recess oxidation type field effect compound semiconductor device and a method of manufacturing the device.例文帳に追加

リセス酸化型電界効果型化合物半導体装置及びその製造方法に関し、ゲートリセス領域におけるプラズマダメージの発生を防止し、界面準位密度を低減する。 - 特許庁

A source-drain region 16 is formed on the semiconductor substrate 11 which is located under a side of a side wall insulating film 15 formed on a side view of the gate electrode 14.例文帳に追加

そして、ゲート電極１４の側面上に形成された側壁絶縁膜１５の側方下に位置する半導体基板１１には、ソース・ドレイン領域１６が形成されている。 - 特許庁

The wiring includes first and second contact wiring made of the same substance as the source/drain regions and connected to the gate electrode 150 and the body contact region 130.例文帳に追加

前記配線は、前記ソース／ドレーン電極と同一の物質からなり、前記ゲート電極１５０とボディーコンタクト領域１３０に連結した第１及び第２コンタクト配線とを備える。 - 特許庁

The layout structure of the MOS transistor is decided in the semiconductor integrated circuit by considering a size in a gate lengthwise direction of an element active region where the MOS transistor is formed.例文帳に追加

半導体集積回路にはＭＯＳトランジスタが形成される素子活性領域のゲート長方向の寸法を考慮してＭＯＳトランジスタのレイアウト構造が決定されている。 - 特許庁

To provide a gate structure for magnesium or magnesium alloy casting, with which the occurrence of burrs is reduced and the occurrence of an imperfect region caused by delaying of the running of molten metal is prevented.例文帳に追加

バリの発生が少ない、湯の廻り込みがおくれることにより生ずる不完全領域の発生を防止したマグネシウム又はマグネシウム合金の成形体用ゲート構造を提供すること。 - 特許庁

At erasing, hot holes HH1, HH2 generated at the drain D side are injected in a distribution region of electrons stored in the gate dielectric film GD1 from the drain D side (Fig. 8B).例文帳に追加

消去時に、ドレインＤ側で発生したホットホールＨＨ１，ＨＨ２を、ゲート誘電体膜ＧＤ１内で蓄積された電子の分布領域にドレインＤ側から注入する（図８（Ｂ））。 - 特許庁

Next, isotropic etching is performed to a region in which the first groove 9 is formed of the semiconductor substrate 1 using the gate electrode 3 and the sidewall 5 as the mask to form a second groove 10.例文帳に追加

次に、ゲート電極３およびサイドウォール５をマスクとして、半導体基板１の第１の溝９が形成された領域に等方性エッチングを行い第２の溝１０を形成する。 - 特許庁

Consequently, the electron injecting efficiency into the floating gate 4 from the side face region 13 and second surface 2 is remarkably improved and the data writing speed is improved noticeably.例文帳に追加

その結果、段差側面領域１３および第２表面領域１２から浮遊ゲート４への電子注入効率が著しく向上し、データの書き込み速度が格段に改善される。 - 特許庁