「gate region」に関連した英語例文の一覧と使い方(65ページ目) - Weblio英語例文検索

A p-type source/drain layer 37 is allowed to remain only at a p-type TFT region 12p by the reactive thermal CVD method via an etching stopper layer 35a, in a shape of the gate electrode 32 of a p-type TFT region 12n and a p-type TFT region 12p, and further the active layer 34 is patterned into an island shape.例文帳に追加

ｎ型ＴＦＴ領域１２ｎと、ｐ型ＴＦＴ領域１２ｐのゲート電極３２の形状のエッチングストッパ層３５ａを介して、反応性熱ＣＶＤ法によって成膜したｐ型ソース・ドレイン層３７をｐ型ＴＦＴ領域１２ｐのみに残し、さらに活性層３４を島状にパターニングする。 - 特許庁

A semiconductor device comprises: an element isolation (102) formed in a semiconductor layer (101); a first-conductivity-type impurity layer (104); a first-conductivity-type source region (106); a first-conductivity-type drain region (107); a second-conductivity-type gate region (105); and a control electrode (109) formed via an insulating film (108).例文帳に追加

半導体装置は、半導体層（１０１）に形成された素子分離（１０２）、第１導電型の不純物層（１０４）、第１導電型のソース領域（１０６）、第１導電型のドレイン領域（１０７）、第２導電型のゲート領域（１０５）、絶縁膜（１０８）を介して形成された制御電極（１０９）を備える。 - 特許庁

In the N-type MOS transistor for protecting ESD having a shallow trench structure for element separation, the drain region of the N-type MOS transistor for protecting ESD is arranged separately from the shallow trench separation region in a region adjacent to at least the gate electrode of the N-type MOS transistor for protecting ESD.例文帳に追加

素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は少なくとも前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極に近接する領域において、シャロートレンチ分離領域から離れて配置した。 - 特許庁

To provide a semiconductor device capable of avoiding the occurrence of an undesirable hump phenomenon by a response of drain current Id by gate voltage Vg by a parasitic transistor to be generated in an edge portion of an active region adjacent to an interface between an isolation region and the active region.例文帳に追加

素子分離領域と活性領域との界面に隣接した活性領域のエッジ部分に生じる寄生トランジスタによって、ゲート電圧Ｖｇによるドレイン電流Ｉｄの応答で好ましくないハンプ現象の発生を回避することができる半導体素子半導体素子及びその製造方法を提供する。 - 特許庁

To enhance reliability of a gate terminal/wiring and a drain terminal/wiring by preventing progress of wiring corrosion from the cut surface of an inner element region even after the inner element region is completed and the inner element region is separated from a electrostatically protective wiring and a electrostatically protective element, in a manufacturing step of a thin film transistor substrate.例文帳に追加

薄膜トランジスタ基板の製造工程中において、内部素子領域が完成し、内部素子領域を静電保護配線及び静電保護素子から切り離した後でも、内部素子領域の切断面から配線腐食が進行を防止し、ゲート端子／配線及びドレイン端子／配線の信頼性を向上させる。 - 特許庁

When manufacturing a first semiconductor device having a first transistor, a second transistor, and a third transistor having a thick gate insulation film, a first lightly doped region 6a in the first transistor, a second lightly doped region 6b in a second transistor, and a third lightly doped region 6c in a third transistor are formed in this order.例文帳に追加

第１トランジスタ、第２トランジスタ、及びゲート絶縁膜が厚い第３トランジスタを有する第１半導体装置を製造する場合は、第１トランジスタの第１低濃度不純物領域６ａ、第２トランジスタの第２低濃度不純物領域６ｂ、及び第３トランジスタの第３低濃度不純物領域６ｃの順に形成する。 - 特許庁

The photoelectric transfer section 307 of the CMOS sensor comprises an N type third region 107 adjacent to a gate electrode of a MOSFET 201 for control, an N+ type first region 106 in its interior, N- type plural fourth regions 117, 118 adjacent to the third region 107.例文帳に追加

本発明に係るＣＭＯＳセンサの光電変換部３０７は、制御用ＭＯＳＦＥＴ２０１のゲート電極に隣接したＮ型の第３領域１０７と、その内部のＮ＋型の第１領域１０６と、第３領域１０７に隣接しＮ−型の複数の第４領域１１７、１１８と、からなる。 - 特許庁

The method for manufacturing the flash memory device comprises the steps of forming the dielectric film 25, and then forming an amorphous silicon layer 31 to alleviate a topology generated by patterning a first polysilicon layer 24 in a cell region so that the silicon layer 31 conducts a role of a dielectric film protective layer of the cell region at the time of forming the gate oxide film 26 of the peripheral circuit region.例文帳に追加

誘電体膜２５を形成した後、アモルフォスシリコン層３１を形成してセル領域で第１ポリシリコン層２４のパターニングで発生したトポロジーを緩和させ、アモルフォスシリコン層３１が周辺回路領域のゲート酸化膜２６形成の時にセル領域の誘電体膜保護層の役割をするようにする。 - 特許庁

The contact applies a reference voltage to a semiconductor region of a second conductivity type disposed below the source and drain regions of the transistor for amplification below the gate electrode of the transistor for amplification through a semiconductor region of the second conductivity type disposed along a side surface and a bottom surface of an element isolation region.例文帳に追加

このコンタクトは、素子分離領域の側面及び底面に沿って配された第２導電型の半導体領域を介して、増幅用トランジスタのゲート電極の下部で、増幅用トランジスタのソース及びドレイン領域よりも下方に配された第２導電型の半導体領域に基準電圧を供給する。 - 特許庁

The method comprises the steps of: forming a gate electrode on a semiconductor wafer; controlling the center-of-gravity axis of ion beams irradiating first and second regions separated with a region just under the gate electrode in between on the semiconductor wafer vertically to the directions of gate length and gate width; and introducing impurities into the first and second regions by irradiating these regions with said ion beams.例文帳に追加

半導体基板にゲート電極を形成する工程と、前記半導体基板の前記ゲート電極直下領域を挟んで分離された第１及び第２の領域に照射されるイオンビームの重心軸を、ゲート長方向及びゲート幅方向に対して垂直に制御する工程と、前記イオンビームを照射して、前記第１及び第２の領域に不純物を導入する工程を備える。 - 特許庁

To provide a method for manufacturing a semiconductor device having a fine transistor wherein not only a vicinity region of a source-drain diffusion layer but also entire source-drain region are formed with a high concentration, and obtaining an ohmic characteristic of a contact to a gate electrode of a first layer.例文帳に追加

ソース・ドレイン拡散層はソース・ドレインコンタクト付近に限らず、全体に渡って高濃度で形成されつつ、第１層目ゲート電極へのコンタクトのオーミック特性を得た微細なトランジスタを持つ半導体装置の製造方法を提供する。 - 特許庁

Then, the width of a depletion layer 6 is adjusted, by controlling reverse bias applied between the p-type region 2 and the n-type region 3 and a positive voltage applied to the gate electrode 5, thus making the capacitance value of the semiconductor variable capacitance capacitor changed.例文帳に追加

そして、Ｐ型領域２およびＮ型領域３間に加える逆バイアスと、ゲート電極５に加える正の電圧とを制御して空乏層６の幅を調節することで、半導体可変容量コンデンサの容量値を変化させる。 - 特許庁

The n^- regions 171 are disposed from the lower part of both ends of the gate electrode 14 to the lower part of the first spacers 161 holding the channel region 12; and the n^+ regions 172 are extended even to the lower part of the second spacers 162 as the source/drain region.例文帳に追加

Ｎ^−領域１７１はチャネル領域１２を隔ててゲート電極１４の両端部下から第１のペーサ１６１下に亘って配され、Ｎ^＋領域１７２は、ソース・ドレイン領域として第２のペーサ１６２下にも延在している。 - 特許庁

In ISFET(ion sensitive field-effect transistor), a drain region 2 and a source region 3 are formed on the main surface of a P-type silicon substrate 1 in a spaced-apart state and an ion responsive film 6 is formed on the channel part 4 between both regions 2, 3 through a gate insulating film 5.例文帳に追加

ＩＳＦＥＴは、ｐ形シリコン基板１の主表面側にドレイン領域２とソース領域３とが離間して形成され、両領域２，３間のチャネル部４上にゲート絶縁膜５を介してイオン感応膜６が形成されている。 - 特許庁

The amount of current flowing from one diffusion layer region to the other diffusion layer region at voltage application to the gate electrode 13 varies, according to the amount of charges held on the nanodot 15 of each charge-holding portion 61, 62.例文帳に追加

各電荷保持部６１、６２のナノドット１５に保持された電荷の多寡に応じて、ゲート電極１３に電圧を印加した際の一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるようになっている。 - 特許庁

Next, the first spacer film is removed, impurities of the second conductivity-type are implanted into the surface layer part of the first region with use of the first gate electrode as a mask for third activation treatment and to form a third impurity diffusion region 111.例文帳に追加

次いで第１のスペーサ膜を除去し、第１のゲート電極をマスクとして第１領域の表層部に第２導電型の不純物を注入した後第３の活性化処理を行い、第３の不純物拡散領域１１１を形成する。 - 特許庁

Before executing a process of forming a light shielding part 300 and gate electrodes 22G, 23G, 24G, 25G of pixel transistors PTr, the film formation of a conductive material (polysilicon) with a light shielding nature is carried out so as to cover a region including a forming region thereof, and a polysilicon film 400 is formed.例文帳に追加

遮光部３００と画素トランジスタＰＴｒのゲート電極２２Ｇ，２３Ｇ，２４Ｇ，２５Ｇを形成する工程の実施前に、その形成領域を含む領域を被覆するように、遮光性の導電材料（ポリシリコン）を成膜して、ポリシリコン膜４００を形成する。 - 特許庁

The gate trench tr1 and dummy trench tr2 are mutually the same in size and are arranged side by side, and the p-type columnar region pc is formed extending along the depth in the n-type drift region n1.例文帳に追加

ゲートトレンチｔｒ１とダミートレンチｔｒ２とは互いに同程度の深さであり、互いに並んで配置され、ｐ型柱状領域ｐｃは、ｎ型ドリフト領域ｎ１内において深さ方向に向かって延在するようにして形成されている。 - 特許庁

In order to offset the difference in the total thickness of the gate electrode film due to that, the film thickness of the polysilicon film 113 in the peripheral circuit region is formed larger than the film thickness of the polysilicon film 106 in the memory cell region by a prescribed amount.例文帳に追加

これによるトータルのゲート電極膜の厚みの差を相殺するため、メモリセル領域におけるポリシリコン膜１０６の膜厚よりも、周辺回路領域におけるポリシリコン膜１１３の膜厚を所定量だけ厚く形成しておく。 - 特許庁

A drain region of the first MISFET is formed as a low concentration drain structure containing a low concentration part and a high concentration part, and a side wall spacer is coated so as to follow an underlayer on a side surface of a gate electrode and on a surface of the low concentration part of the drain region.例文帳に追加

第１のＭＩＳＦＥＴのドレイン領域が、低濃度部と高濃度部とを含む低濃度ドレイン構造とされており、サイドウォールスペーサが、ゲート電極の側面及びドレイン領域の低濃度部の表面を、下地に倣うように覆っている。 - 特許庁

Contact trenches Tc are formed between gate trenches Tg in such a way that the side walls of the contact trenches Tc may be made into whole surface of an n^+-type source region 5 and an n^++-type source region 5a, and also the cutting plane in the plane direction of an n^+-type silicon substrate 2 may be made into a lozenge shape.例文帳に追加

コンタクトトレンチＴｃを、その側壁が全面ｎ^+型ソース領域５とｎ^++型ソース領域５ａになるようにするとともに、ｎ^+型シリコン基板２平面方向の切断面がひし形になるようにして、ゲートトレンチＴｇ間に形成する。 - 特許庁

The at least one control gate is operable to cause at least one charge carrier in a semiconductor material region to be bound to the impurity ion without the at least one charge carrier leaving the semiconductor material region.例文帳に追加

少なくとも１つの電荷キャリアが半導体材料領域から出ることなく、少なくとも１つの制御ゲートは、半導体材料領域における少なくとも１つの電荷キャリアを不純物イオンに束縛させるようにして動作可能である。 - 特許庁

When driving the semiconductor device to apply a voltage of second polarity to a trench gate electrode of the semiconductor device including a diode element region for carrying a reflux current in turning off an IGBT, the carrier attenuation region is depleted, and its function is suppressed.例文帳に追加

ＩＧＢＴターンオフ時に、還流電流が流れるダイオード素子領域が含まれる半導体装置のトレンチゲート電極に、第２極性の電圧が印加するように駆動すると、キャリア減衰領域が空乏化され、その機能が抑制される。 - 特許庁

And, by applying the ion implantation method using the ring-shaped gate electrode 35 as a mask, arsenic is injected with high concentration into the surface n^+ layer 90 and the p^+ type region 89 through the LDD side spacer 91 to form an n^+ type source region 36.例文帳に追加

そして、リング状ゲート電極３５をマスクとしたイオン注入法を適用して、ＬＤＤサイドスペーサ９１を通して表面ｎ^+層９０及びｐ^+型領域８９内にひ素を高濃度で注入し、ｎ^+型のソース領域３６を形成する。 - 特許庁

In a method for manufacturing a semiconductor device such as an SiC-based vertical power MISFET using a silicon carbide semiconductor substrate, a channel region, a source region and a gate structure are formed in a self-alignment manner with each other.例文帳に追加

本願発明は、シリコンカーバイド系半導体基板を用いたＳｉＣベースの縦型パワーＭＩＳＦＥＴ等の半導体装置の製造方法において、チャネル領域、ソース領域、およびゲート構造を相互に自己整合的に形成するものである。 - 特許庁

Moreover, photoresists 22, which respectively have apertures 40 and 41, are formed on a gate electrode forming region and on the prescribed region on the electrode 10 and the layer 5 within the aperture 40 is etched in the depth direction and the lateral direction.例文帳に追加

さらに、ゲート電極形成領域上およびドレイン電極１０の所定領域上にそれぞれ開口部４０，４１を有するフォトレジスト２２を形成し、開口部４０内のｎ−ＧａＡｓキャップ層５を深さ方向および横方向にエッチングする。 - 特許庁

A floating diffusion region 131 formed in the p-type impurity layer 113 and a transfer gate electrode 123 formed surrounding the floating diffusion region 131 are provided on the first surface 1 side on the n-type impurity layer 111.例文帳に追加

ｐ型不純物層１１３内に形成されるフローティング拡散領域１３１、及びフローティング拡散領域１３１を囲むように形成されるトランスファーゲート電極１２３は、ｎ型不純物層１１１上の第１面１側に形成される。 - 特許庁

The semiconductor device includes a semiconductor substrate 1 including a plurality of device regions and a device isolation region 13 defining the device regions, and a MOS transistor formed on a semiconductor substrate major surface and having a source/drain region 11 and a gate 12.例文帳に追加

複数の素子領域及びこれらを区画する素子分離領域１３を有するシリコンなどの半導体基板１と、半導体基板主面に形成されたソース／ドレイン領域１１及びゲート１２を有するＭＯＳトランジスタとを具備している。 - 特許庁

n-type diffusion regions 20a, 20b are formed on the surface of the p-type well region 11 and the gate electrode 17 of a transfer transistor 21 is formed on the p-type well region 11 pinched by the n-type diffusion regions 20a, 20b.例文帳に追加

ｐ型ウェル領域１１表面にはｎ型拡散領域２０ａ，２０ｂが形成され、このｎ型拡散領域２０ａ，２０ｂに挟まれたｐ型ウェル領域１１上に転送トランジスタ２１のゲート電極１７が形成されている。 - 特許庁

After insulation spacers 52 and 54 are formed on the side wall of the gate structure 30, an insulation region that is made of a nitride blanket 60, and bonate-prosphste-silicate glass is formed, and the insulation region is polished and flattened by the CMP method up to the nitride blanket 60.例文帳に追加

ゲート構造３０の側壁上に絶縁スペーサ５２，５４を形成した後、窒化物ブランケット６０および硼燐珪酸ガラスからなる絶縁領域を形成し、絶縁領域を窒化物ブランケット６０までＣＭＰ法で研磨し平坦化する。 - 特許庁

On the other hand, in a peripheral circuit region 10B, a contact plug 212 is formed in the BPSG film 181 for electric connection between the gate electrode 142 and the diffusion region 171B, and the wiring pattern 222 formed in the BPSG film 182.例文帳に追加

一方、周辺回路領域１０ＢにおいてはＢＰＳＧ膜１８１に、ゲート電極１４２及び前記拡散領域１７１Ｂと、ＢＰＳＧ膜１８２に形成された配線パターン２２２との間の電気的接続のため、コンタクトプラグ２１２を形成する。 - 特許庁

Diffused layers 4 are formed on each side of the control gate 3 on the silicon substrate 1 through ion implantation to serve as a source region and a drain region for the formation of a memory transistor, and thus a MONOS- type semiconductor nonvolatile memory device is fabricated.例文帳に追加

コントロールゲート３の両側の部分のシリコン基板１に、イオン注入によりソース領域およびドレイン領域としての拡散層４を形成してメモリトランジスタを形成し、ＭＯＮＯＳ型半導体不揮発性記憶装置を製造する。 - 特許庁

In the memory 32, the quantity of current flowing from one source/drain diffusion region 13 to the other source/drain diffusion region 13 upon application of a voltage to the gate electrode 3 can be varied depending on the quantity of charges held in the memory function body 25.例文帳に追加

半導体記憶素子３２では、メモリ機能体２５に保持された電荷の多寡により、ゲート電極３に電圧を印加した際の一方のソース／ドレイン領域１３から他方のソース／ドレイン領域１３に流れる電流量を変化させ得る。 - 特許庁

In the SRAM cell 101, a first body region of access transistors Q5, Q6 and a second body region of driver transistors are electrically connected with a gate electrode of access transistors Q5, Q6 via first contacts 45, 46.例文帳に追加

さらに、ＳＲＡＭセル１０１において、第一のコンタクト４５，４６を介して、アクセストランジスタＱ５，Ｑ６の第一のボディー領域およびドライバートランジスタの第二のボディー領域と、アクセストランジスタＱ５，Ｑ６のゲート電極とを電気的に接続する。 - 特許庁

Junctions between the high concentration impurity region of a first conductivity type and the impurity region of a second conductivity type are disposed just below the edges of the gate electrode or a little inside or outside of the edges.例文帳に追加

半導体基板表面における、第１導電型の高密度不純物領域と、第２導電が他の不純物領域との接合部は、ゲート電極のエッジ直下に位置するか、あるいはそれよりわずかに内側または外側に位置する。 - 特許庁

Low voltage drive is realized by bringing the gate electrode G to a positive potential or a negative potential (or ground condition) through switching at the outside of the semiconductor device, thereby bringing about a pseudo-p-type or n-type region at the channel region 8.例文帳に追加

そして、半導体装置外部でスイッチングによりゲート電極Ｇの電位を正電位、負電位（又は接地状態）とすることでチャネル領域８を擬似的なＰ型領域またはＮ型領域とすることで低電圧駆動を実現する。 - 特許庁

An oxidation-resistant mask film 59 coating the surface of the low breakdown-strength element region 52 is formed, and thermal oxidation treatment is conducted using the oxidation-resistant mask film 59 as a mask, thus forming a gate oxide film 55 in the high breakdown-strength element region 51.例文帳に追加

低耐圧素子領域５２の表面を覆う耐酸化性マスク膜５９が形成されて、その耐酸化性マスク膜５９をマスクとする熱酸化処理が行われることにより、高耐圧素子領域５１にゲート酸化膜５５が形成される。 - 特許庁

The first fluorine diffusion layer (108) is formed in a channel region between the first extension diffusion layers (106), and it is formed so that it extends from the sides of the first extension diffusion layers (106) and overlaps in the region directly under the first gate electrode (104).例文帳に追加

第１のフッ素拡散層(108)は、第１のエクステンション拡散層(106)によって挟まれたチャネル領域に形成されており、第１のエクステンション拡散層(106)側から伸びて第１のゲート電極(104)の直下の領域でオーバーラップするように形成されている。 - 特許庁

In a P-channel MOS transistor 50 having an SOI structure, an element formation region 20 the surrounding of which is isolated by an element isolation region is provided with a gate electrode 7, a P^+ drain layer 8, a P^+ source layer 9, a P^+ source layer 11, and an N^+ layer 10.例文帳に追加

ＳＯＩ構造Ｐｃｈ ＭＯＳトランジスタ５０は、周囲を素子分離領域で分離された素子形成領域２０に、ゲート電極７、Ｐ^＋ドレイン層８、Ｐ^＋ソース層９、Ｐ^＋ソース層１１、及びＮ^＋層１０が設けられる。 - 特許庁

After forming gate structures 6a and 6b for which doped polysilicon film 4a and 4b TEOS oxide films 5a and 5b are laminated in a DRAM formation region and a logic formation region, impurity diffusion regions 7a1, 7a2 and 7b are formed in the respective regions.例文帳に追加

ドープトポリシリコン膜４ａ，４ｂ及びＴＥＯＳ酸化膜５ａ，５ｂが積層されたゲート構造６ａ，６ｂを、ＤＲＡＭ形成領域及びロジック形成領域に形成した後、不純物拡散領域７ａ１，７ａ２，７ｂを各領域に形成する。 - 特許庁

For the capacitor structure of an integrated circuit, a nonvolatile memory cell 10 which has embodied on embedded capacitor structure 12 includes a metal oxide semiconductor(MOS) path transistor 14 made of a source region 16 and a drain region 18 made in a substrate 20, and a gate 22.例文帳に追加

埋め込みコンデンサ構造１２を具現化した不揮発性メモリ・セル１０には、基板２０に形成されたソース領域１６及びドレイン領域１８によって形成される金属酸化物半導体（ＭＯＳ）パス・トランジスタ１４と、ゲート２２も含まれている。 - 特許庁

Gate electrodes 6 and 7 formed of a polysilicon film is separated from each other through the intermediary of a side wall spacer 12S which fills up a gap 10 formed above an element isolation film 5S located at an interface between an NMIS region and a PMIS region, and is disposed in face to face with each other.例文帳に追加

ポリシリコン膜から成るゲート電極６，７は、NMIS領域とPMIS領域との境界に於ける素子分離絶縁膜５Ｓの上方に形成された空隙１０を埋め込むサイドウォールスペーサ部分１２Ｓを介して分離され、互いに対向し合っている。 - 特許庁

To prevent the threshold voltage of a semiconductor memory device from dropping down with an increase of effective impurity concentration in source/drain regions due to the approach of a contact impurity region to the gate structure of a peripheral MOS transistor in a peripheral circuit region of the semiconductor device.例文帳に追加

半導体メモリデバイスの周辺回路領域の周辺ＭＯＳトランジスタに対するコンタクト不純物領域が、そのゲート構造に近づくことによって起こる実効的ソース、ドレイン濃度の上昇に伴うしきい値電圧の低下を防止する。 - 特許庁

In the semiconductor device having SOI structure, positions of a gate electrode 6 and a channel region 4 formed on a semiconductor substrate 1 and the positions of source and drain regions 3, 5 formed on the opposite sides of the channel region are determined uniquely and the thickness of semiconductor corresponding to the channel region is set thinner than that of semiconductor corresponding to the source-drain region.例文帳に追加

ＳＯＩ構造を有する半導体装置において、半導体基板上に形成されたゲート電極とチャンネル領域、このチャンネル領域の両側に形成されるソース・ドレイン領域の位置が一義的に決められる構造であり、かつ、前記チャンネル領域に対応する半導体の厚さが前記ソース・ドレイン領域に対応する半導体層よりも薄く構成されている。 - 特許庁

A semiconductor device 100 is of a BiCMOS type in which in PMOS and NMOS regions 18 and 20, as in prior art BiCMOS semiconductor device, a P+-region 48 (source/drain region), an N+-region 44 (source/drain region) and a gate electrode 40 are silicided in their surface layers, for example, as a silicide layer 70.例文帳に追加

本半導体装置１００は、ＢｉＣＭＯＳ半導体装置であって、ＰＭＯＳ領域１８及びＮＭＯＳ領域２０では、従来のＢｉＣＭＯＳ半導体装置と同様に、Ｐ^+ 領域４８（ソース／ドレイン領域）、Ｎ^+ 領域４４（ソース／ドレイン領域）及びゲート電極４０の表層がシリサイド化され、例えばＣｏＳｉからなるシリサイド層７０が形成されている。 - 特許庁