「gate region」に関連した英語例文の一覧と使い方(66ページ目) - Weblio英語例文検索

An opening portion 11a1 is formed above a gate electrode 4, an opening portion 11a2 is formed above the terminal part of the source/drain region 6 (terminal part at the side of the gate electrode 4), and an opening portion 11a3 is formed above a sidewall 5.例文帳に追加

開口部分１１ａ１はゲート電極４の上方に形成されており、開口部分１１ａ２はソース・ドレイン領域６の端部（ゲート電極４側の端部）の上方に形成されており、開口部分１１ａ３はサイドウォール５の上方に形成されている。 - 特許庁

A left/right symmetry of a shape of the metal dummy pattern 6 viewed from the center GC of the gate electrode 1 is kept in the region of the gate electrode 1 even if a position of the metal dummy pattern 6 is displaced from its original design caused by the displacement of a mask of wiring.例文帳に追加

配線のマスクずれの発生により、メタルダミーパターン６の位置が設計時からずれた場合であっても、ゲート電極１の領域内において、ゲート電極１の中心ＧＣから見たメタルダミーパターン６の形状は、左右対称性が保たれる。 - 特許庁

Contact with wiring layer for the entire part of source drain diffusing layer region is enabled by crossing a gate electrode without short-circuit with the gate electrode, by utilizing that an insulating film which is mainly formed of Al as the structural atoms has extremely large selection ratio of etching with an Si oxide film.例文帳に追加

Ａｌを主たる構成原子とする絶縁膜がＳｉ酸化膜とのエッチング選択比が極めて大きいことを利用し、ゲート電極を跨ぎゲート電極との短絡なしにソース・ドレイン拡散層全領域にわたる配線層とのコンタクトを可能とした。 - 特許庁

A gate electrode 39 is formed striding over a part between channel regions 36 of the respective adjacent unit cells B via a gate oxide film 37 constituted of a thin silicon oxide film on an n-type channel region 36 and via a thick silicon oxide film 38 on the drain layer 33.例文帳に追加

そして、隣接する各単位セルＢのチャネル領域３６間に跨って、ｎ型チャネル領域３６上は薄いシリコン酸化膜からなるゲート酸化膜３７と、ドレイン層３３上は厚いシリコン酸化膜３８とを介してゲート電極３９が形成されている。 - 特許庁

Charges generated in the photo-electric converting region PD are injected and held in the floating gate 14 to store a pixel information as a threshold value voltage, by irradiating this memory transistor MT with a light beam under the condition that a positive write voltage is applied to the control gate 16.例文帳に追加

このメモリトランジスタＭＴに、制御ゲート１６に正の書き込み電圧を印加した状態で光照射することにより、光電変換領域ＰＤに生成された電荷が浮遊ゲート１４に注入保持されて、画素情報をしきい値電圧として記憶する。 - 特許庁

An interlayer insulating film capacitor 19 is constituted by an interlayer insulating film 25 positioned in a region A where an end 38 of a second aluminum connection layer 27b overlaps in a flat manner with the first gate electrode 16, and is connected in series with the second gate electrode 17.例文帳に追加

第２ゲート電極１７には、第２アルミ配線層２７ｂの一端３８と第１ゲート電極１６とが平面的に重なり合う領域Ａにある層間絶縁膜２５をキャパシタとした層間絶縁膜キャパシタ１９が、直列に接続されている。 - 特許庁

A pendulum gate valve 15 is eccentrically attached to a vacuum chamber 11 so that the center Mc of a surface area of opening region M in the center value of the recommended value for the use of opening ratio of the pendulum gate valve 15 coincides with the axial center Cc of the vacuum chamber 11.例文帳に追加

振り子式ゲート弁１５の開口率の使用推奨値の中心値における開口領域Ｍの面積中心Ｍｃが真空チャンバ１１の軸中心Ｃｃに一致するように、振り子式ゲート弁１５を偏心して真空チャンバ１１に取り付けた。 - 特許庁

To provide an electro-optical device capable of using a region of a gate line drive circuit efficiently and preventing the rising speed of a gate line selection signal from decreasing (rising delay), and a shift register circuit composed of a single conductivity type transistor which is suitable for the device.例文帳に追加

ゲート線駆動回路の領域を効率よく利用できると共に、ゲート線選択信号の立ち上がり速度の低下（立ち上がり遅延）を防止できる電気光学装置、並びに、それに適した単一導電型のトランジスタで構成されたシフトレジスタ回路を提供する。 - 特許庁

In the semiconductor device 70, a P-base layer 4, a P^+-contact layer 5, and an N^+-source layer 6 are formed on a surface region of an N^- high-resistance layer 3 on an N^+-buffer layer 2, and a gate insulating film 7 and a gate electrode 8 are formed in a laminated manner on the N^- high-resistance layer 3.例文帳に追加

半導体装置７０では、Ｎ^＋バッファ層２上のＮ^−高抵抗層３の表面領域にＰベース層４、Ｐ^＋コンタクト層５、Ｎ^＋ソース層６を形成し、Ｎ^−高抵抗層３上にゲート絶縁膜７及びゲート電極８を積層形成する。 - 特許庁

A field-effect transistor 10 includes a source 16s and a drain 16d formed in a surface region of a semiconductor active layer 11 comprising a group III nitride semiconductor, a gate electrode 13 formed on the semiconductor active layer 11 through a gate oxide film 12.例文帳に追加

電界効果トランジスタ１０は、III族窒化物半導体から成る半導体活性層１１の表面領域に形成されたソース１６ｓ及びドレイン１６ｄと、半導体活性層１１上にゲート酸化膜１２を介して形成されたゲート電極１３とを備える。 - 特許庁

If a voltage, by which a transistor is turned on, is applied to the gate electrode 143, therefore, channels are formed on both the upper and lower surfaces of the channel region 161, so that a driving current, which is larger in comparison with a current of a conventional single-gate field effect transistor, can be obtained.例文帳に追加

したがって、上記ゲート電極１４３にトランジスタをオン状態にすべき電圧を加えると、チャネル領域１６１の上下両面にチャネルが形成されるので、シングルゲート構造の電界効果トランジスタに比べて大きな駆動電流を得ることができる。 - 特許庁

Then, the excitation light of the phosphor 6 is made to transmit a glass substrate 2 from an opposite side of the excitation face to irradiate outside, and at the same time, is made reflected at a gate reflection face 12 of the gate electrode 10, and is made irradiated outside by transmitting an open region Ro of the glass substrate 2.例文帳に追加

そして、蛍光体６の励起光を、励起面と反対側からガラス基板２を透過して外部へ放射すると共に、ゲート電極１０のゲート反射面１２で反射し、ガラス基板２の開口領域Ｒｏを透過して外部に放射する。 - 特許庁

An opening 8 is made in a gate oxide film 6 under a gate electrode pattern 7b, and a resistor R1 to be inserted into the node of an SRAM memory cell 2a is directly connected to a semiconductor substrate 1 through the opening, and is internally connected with a source/drain region 9.例文帳に追加

ＳＲＡＭメモリセル２ａのノード部分に挿入する抵抗体Ｒ１を、ゲート電極パターン７ｂの直下のゲート酸化膜６に開口部８を設けて半導体基板１と直接接続し、ソース／ドレイン領域９と内部で接続する構成とする。 - 特許庁

The capacitor element 4 includes a diffusion layer 12b in the surface region of the semiconductor substrate 10, a gate insulating layer 15b on the diffusion layer 12b, a second polysilicon layer 13b on the gate insulating layer 15b, and a second silicide layer 14b on the second polysilicon layer 13b.例文帳に追加

容量素子４は、半導体基板１０の表面領域の拡散層１２ｂと、拡散層１２ｂ上のゲート絶縁層１５ｂと、ゲート絶縁層１５ｂ上の第２ポリシリコン層１３ｂと、第２ポリシリコン層１３ｂ上の第２シリサイド層１４ｂとを備える。 - 特許庁

The MOS semiconductor device is structured such that a contact region is formed between the trenches in the longitudinal direction of the short linear trenches; gate electrodes are wired in a direction vertically traversing the width of the short linear trenches to conductively connect the gate electrodes in the short linear trenches to one another.例文帳に追加

短い線状のトレンチの長手方向のトレンチ間にコンタクト領域を形成し、短い線状のトレンチの幅を垂直に横断する方向にゲート電極を配線して短い線状のトレンチ内のゲート電極を導電型的に接続する構造とする。 - 特許庁

The parameter determining unit specifically determines parameters on mechanical stress applied to a transistor having a gate serving as a gate electrode according to the layout pattern of a plurality of gates when the gates are provided in the same diffusion region.例文帳に追加

パラメータ決定手段は、同一の拡散領域内に複数のゲートが設けられている場合において、ゲート電極として機能するゲートを有するトランジスタにかかる機械的応力に関するパラメータを、複数のゲートのレイアウト形状に応じて一意に決定する。 - 特許庁

To provide an amplifying circuit of a microwave signal capable of setting gate bias voltage near ground potential, preventing changes in the gate bias voltage even when FET amplifying elements are operated near a saturation region, and preventing lowering of output voltage.例文帳に追加

グランド電位の近くにゲートバイアス電圧を設定することができ、ＦＥＴ増幅素子を飽和領域近くで動作させた場合でも、ゲートバイアス電圧の変化を抑え、その出力電圧の低下を抑制することができるマイクロ波信号の増幅回路を提案する。 - 特許庁

For example, a plurality of MOSFET 20A are formed basing on a minimum design rule on a cell region 11a of a semiconductor substrate 11, and gate side walls 22A using side wall insulation films 22a are formed respectively on side wall portions of respective gate electrodes 21A.例文帳に追加

たとえば、半導体基板１１上のセル領域１１ａには、最小デザインルールにもとづいて複数のＭＯＳＦＥＴ２０Ａを形成するとともに、各ゲート電極２１Ａの側壁部分にそれぞれ側壁絶縁膜２２ａによるゲート側壁２２Ａを形成する。 - 特許庁

In the first NMIS transistor forming region AreaA of the semiconductor substrate 11, a first NMIS transistor having a gate insulating film 21a made of a metal oxide film like a hafnium oxide film and a gate electrode 22a made of a metal film like a tungsten film is formed.例文帳に追加

半導体基板１１の第１のＮＭＩＳトランジスタ形成領域AreaAには、ハフニウム酸化膜のような金属酸化膜からなるゲート絶縁膜２１ａとタングステン膜のような金属膜からなるゲート電極２２ａを有する第１のＮＭＩＳトランジスタを形成する。 - 特許庁

A source electrode 7 and a drain electrode 8 are respectively formed on the layers 5a, 5b after removing the epitaxial mask 4, and a gate electrode 9 is formed on a channel region on the surface of the substrate 1 through a gate insulating film 6.例文帳に追加

エピタキシャルマスク４を除去した後、半導体ダイヤモンド層５ａ及び５ｂ上に夫々ソース電極７及びドレイン電極８を形成すると共に、基板１表面におけるチャネル領域上にゲート絶縁膜６を介してゲート電極９を形成する。 - 特許庁

A memory cell array comprises: a charge storage film formed on a channel region through a gate insulating film; and a plurality of memory strings being arranged and comprising memory cells that include control gates formed on the charge storage film through an inter-gate insulating film and are series-connected.例文帳に追加

メモリセルアレイは、チャネル領域上にゲート絶縁膜を介して形成された電荷蓄積膜と、その電荷蓄積膜上にゲート間絶縁膜を介して形成された制御ゲートとを備えたメモリセルを直列接続してなるメモリストリングを複数配列してなる。 - 特許庁

The control circuit is mounted on a control circuit mounting region 180a of the wiring board 18, the gate drive circuit is mounted on gate drive circuit mounting regions 180b-180g, and the IGBT is mounted on IGBT mounting regions 180h-180m.例文帳に追加

制御回路はインバータ装置用配線基板１８の制御回路実装領域１８０ａに、ゲート駆動回路はゲート駆動回路実装領域１８０ｂ〜１８０ｇに、ＩＧＢＴはＩＧＢＴ実装領域１８０ｈ〜１８０ｍにそれぞれ実装されている。 - 特許庁

When first and second stress films 4 and 5 are dividedly applied on the upper layer of a gate electrode 1 and then a contact hole leading to the gate electrode 1 is formed to form a contact electrode, a contact hole formation region 9 is laid out on the side of the first stress film 4.例文帳に追加

ゲート電極１の上層に第１，第２の応力膜４，５を張り分けてからそのゲート電極１に通じるコンタクトホールを形成してコンタクト電極を形成する際、そのコンタクトホール形成領域９を第１の応力膜４側にレイアウトする。 - 特許庁

The wide band gap semiconductor device includes a p+ type region 300 having an annular pattern in which a source Schottky trench 7b deeper than a gate trench 7a surrounds a surface pattern of the gate trench 7a on a surface, and the source Schotkky trench 7b is in contact with a bottom.例文帳に追加

ゲートトレンチ７ａの深さより深いソースショットキートレンチ７ｂが前記ゲートトレンチ７ａの表面パターンを表面で取り巻く環状パターンを有し、前記ソースショットキートレンチ７ｂが底部に接するｐ^+型領域３００を備えるワイドバンドギャップ半導体装置。 - 特許庁

To provide a high voltage vertical MOS transistor in which a trench region extended to a semiconductor substrate layer is filled by a gate layer without adopting a photolithographic step and a constitution in which a deep groove is formed at a side of a gate electrode layer, and to provide a method for manufacturing the same.例文帳に追加

ホトリソグラフィ工程およびゲート電極層脇に深い溝を形成する構成を採用せずに、半導体基板層にまで延長されたトレンチ領域をゲート層で充填する高耐圧縦型ＭＯＳトランジスタとその製造方法を提供することにある。 - 特許庁

While using mutually reverse oblique ion injections with a previously formed gate 207a as a mask, a heavily-doped region 501 of the same conductive type as that of the diffusion layers 205 and the well is formed in self-aligned manner to the gate 207a.例文帳に追加

あらかじめ形成しておいたゲート２０７ａをマスクに用いて互いに逆方向からの斜めイオン打ち込み法を用いて、ゲート２０７ａに対して自己整合的に拡散層２０５とウェルと同導電型の高濃度不純物領域５０１を形成する。 - 特許庁

To provide a non-volatile semiconductor storage device in which the organic substance of a gate oxide film in a memory transistor is prevented from being contaminated even if film thickness differs in a gate insulating film in the memory transistor and a transistor in a peripheral circuit region, and also to provide the manufacturing method of the device.例文帳に追加

メモリトランジスタと周辺回路領域のトランジスタとでゲート絶縁膜の膜厚が異なる場合でも、メモリトランジスタにおけるゲート酸化膜の有機物汚染を防止できる不揮発性半導体記憶装置およびその製造方法を提供する。 - 特許庁

A low voltage resistance transistor shown in Fig.2(a) includes: a gate insulating film 15 and a first gate electrode 16 which are formed on a first region of a substrate 11 between source and drain regions 13, 14; and silicide layers 13A, 14A formed on the source and drain regions 13, 14.例文帳に追加

（ａ）に示す低耐圧トランジスタは、ソース／ドレイン領域１３，１４間の基板１１の第１領域上に形成されたゲート絶縁膜１５及び第１ゲート電極１６と、ソース／ドレイン領域１３，１４上のシリサイド層１３Ａ，１４Ａとを備える。 - 特許庁

Each gate (gate mark 421) may be formed in a region between a straight line connecting the center in a circumferential direction of each alignment pawl 415 to a central axis J1, and the first openings 4141 and second openings 4142 in a counter clockwise direction of the straight line.例文帳に追加

各ゲート（ゲート痕４２１）は、各調芯爪４１５の周方向の中心と中心軸J１を結ぶ直線、および、直線から反時計回り方向における第１開口部４１４１および第２開口部４１４２との間の領域に形成されていればよい。 - 特許庁

A gate insulator 7 of a high breakdown voltage MISFET having a thick film thickness is formed at an upper part of an n-type buried layer 3 serving as a dummy active region, and a resistance element IR of an internal circuit is formed at an upper part of the gate insulator 7.例文帳に追加

ダミーアクティブ領域であるｎ型埋込み層３の上部には、厚い膜厚を有する高耐圧ＭＩＳＦＥＴのゲート絶縁膜７が形成されており、このゲート絶縁膜７の上部には、内部回路の抵抗素子ＩＲが形成されている。 - 特許庁

The source electrode 11 and the drain electrode 12 are higher than the gate electrode 2 whereby the silicide of gate electrode 2 is effected completely, even when the source electrode 11 and the drain electrode 12 are formed so as to stay in the shallow region of the semiconductor substrate 1 through the diffusion of metal from the upper surfaces thereof.例文帳に追加

ゲート電極２よりソース及びドレイン電極１１、１２が高いから、ソース及びドレイン電極１１、１２を上面からの金属拡散により半導体基板１の浅い領域に留まるように形成しても、ゲート電極２は完全にシリサイド化される。 - 特許庁

A floating gate FG is selectively provided over two adjacent active regions AA and an element isolation region STI between them and while covering this floating gate FG, control gates CG1-CG16 are extended orthogonally with the active regions AA.例文帳に追加

隣接する２つの活性領域ＡＡと、その間の素子分離領域ＳＴＩとを跨ぐようにして、浮遊ゲートＦＧが選択的に設けられ、この浮遊ゲートＦＧを覆い、かつ活性領域ＡＡと直交するようにして制御ゲートＣＧ１〜ＣＧ１６が延設されている。 - 特許庁

When forming a patterned gate layer 140a in a memory region 1000 in advance prior to forming the insulation layer 270 on the entire surface of a semiconductor substrate, a patterned gate layer 140c which will become a dummy circuit is formed in the periphery of the chip 900.例文帳に追加

半導体基板上に全面的に絶縁層２７０を形成する前に、予め、メモリ領域１０００にパターニングされたゲート層１４０ａを形成する際に、チップ９００の外周部に、同様に、ダミー回路となる、パターニングされたゲート層１４０ｃを形成する。 - 特許庁

A gate recess region of a field effect compound semiconductor device is constituted of an oxide layer 1 of a compound semiconductor layer which is oxidized in liquid phase, and a gate electrode 2 penetrating the oxide layer 1 of the compound semiconductor layer.例文帳に追加

電界効果型化合物半導体装置のゲートリセス領域を化合物半導体層を液相中で酸化した化合物半導体層の酸化物層１で構成するとともに、化合物半導体層の酸化物層１を貫通するゲート電極２を形成する。 - 特許庁

An interlayer insulating film 17 is formed on the whole surface of a result object on which the gate pattern is formed, and contact holes exposing a gate electrode 9g of the MOS transistor and a specified region of a resistor pattern 9r are formed by patterning the interlayer insulating film 17.例文帳に追加

ゲートパターンが形成された結果物の全面に層間絶縁膜１７を形成し、層間絶縁膜１７をパタニングしてＭＯＳトランジスタのゲート電極９ｇ及び抵抗体パターン９ｒの所定領域を露出させるコンタクトホールを形成する。 - 特許庁

In the driving substrate 50, a switching element Tr1 is formed which includes a drain D1 and a source S1 provided apart from each other on a surface of a semiconductor substrate, and a gate insulating film 4 and a gate G1 laminated in order in a region between the drain and the source.例文帳に追加

駆動基板５０には、半導体基板１の表面に互いに離間して設けられたドレインＤ１及びソースＳ１とこれらの間の領域に順次積層されたゲート絶縁膜４及びゲートＧ１とを有するスイッチング素子Ｔｒ１が形成されている。 - 特許庁

Furthermore, after a surface channel layer 5, a gate oxide film 6, a gate electrode 7, etc., are formed in order, these are patterned by dry etching a contact hole for connecting the region 4 and a source electrode is formed simultaneously with patterning of the electrode 7.例文帳に追加

さらに、表面チャネル層５、ゲート酸化膜６、ゲート電極７等を順に形成したのち、これらをドライエッチングによってパターニングし、ゲート電極７のパターニングと同時にｎ^+型ソース領域４とソース電極との接続を行うためのコンタクトホールを形成する。 - 特許庁

A non-volatile semiconductor memory has a memory cell array region in which a plurality of memory cells 100 having first and second MONO memory cells 108A, 108B controlled by a word gate and a control gate are arranged in the first and second directions A, B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

A CoxSiy (x≥y) intermediate reaction layer is formed on a diffusion layer 6 and a gate silicon film 4 in self-aligning way, by intermittently depositing first and second Co films 7a and 7b while the silicon substrate 1 of a MOS transistor 10, in which the diffusion layer 6 constituting a source-drain region and the gate silicon film 6 constituting a gate electrode are formed is heated.例文帳に追加

ソース・ドレイン領域である拡散層６及びゲート電極であるゲートシリコン膜４が形成されたＭＯＳトランジスタ１０のシリコン基板１を加熱しながら第１Ｃｏ膜７ａ及び第２Ｃｏ膜７ｂを間欠的に堆積して、拡散層６及びゲートシリコン膜４上にＣｏ_xＳｉ_y（ｘ≧ｙ）の中間反応層を自己整合的に形成する。 - 特許庁

A source electrode 6 and a drain electrode 7 also extend approximately parallel to each other in the same direction as the extending longitudinal direction (Y direction) of the gate electrode 31 when flatly viewed, and are disposed on the side inner than the external edge along the longitudinal direction (Y direction) of the gate electrode 31 of the region where the gate electrode 31 and the semiconductor layer 5 overlap.例文帳に追加

また、ソース電極６およびドレイン電極７は、平面的に見て、ゲート電極３１の延びる長手方向（Ｙ方向）と同じ方向に互いに略平行に対向して延びるとともに、ゲート電極３１と半導体層５とが重なる領域のゲート電極３１の長手方向（Ｙ方向）に沿った外縁部よりも内側に配置されている。 - 特許庁

In a method of manufacturing a semiconductor device, when forming source and drain regions of a MOS transistor having LDD structure, after forming a gate electrode 103 on a p-type silicon substrate 101 via a gate insulation film 102, ion injection is performed with the gate electrode 103 and the like being an ion injection mask, and an n-type low concentration impurity region 106 is formed by thermal treatment.例文帳に追加

ＬＤＤ構造を有するＭＯＳトランジスタのソース・ドレイン領域の形成において、Ｐ型シリコン基板１０１上にゲート絶縁膜１０２を介して、ゲート電極１０３を形成後、ゲート電極１０３等をイオン注入マスクとして、イオン注入を行い、さらに熱処理によって、ｎ−低濃度不純物領域１０６を形成する。 - 特許庁

The semiconductor device formed on a semiconductor substrate while being isolated by an isolation region comprises a channel portion formed on the semiconductor substrate, a gate insulating film formed on the channel portion, a gate electrode formed on the gate insulating film, and a buried silicon oxide film formed only beneath the channel portion.例文帳に追加

本発明は、半導体基板に素子分離領域によって分離されて形成される半導体デバイスにおいて、前記半導体基板に形成されるチャネル部と；前記チャネル部の上に形成されるゲート絶縁膜と；前記ゲート絶縁膜上に形成されるゲート電極と；前記チャネル部の下部にのみ形成される埋め込みシリコン酸化膜とを備える。 - 特許庁

In the surface channel type MOS transistor, a gate electrode 6, formed via the gate insulating film 5 on a semiconductor substrate 1, is composed of a polysilicon with 100-200 nm of thickness where at least impurity is nearly uniformly doped, and then a source/drain region 11 formed in the semiconductor substrate 1, is formed self-aligningly to the gate electrode 6.例文帳に追加

半導体基板１上にゲート絶縁膜５を介して形成されたゲート電極６が少なくとも不純物がほぼ均一にドープされた膜厚１００〜２００ｎｍのポリシリコンからなり、半導体基板１内に形成されたソース／ドレイン領域１１がゲート電極６に対して自己整合的に形成された表面チャネル型ＭＯＳトランジスタ。 - 特許庁

The organic thin film transistor is equipped with: a gate electrode; a gate insulating film covering the gate electrode, in which a plurality of concaves are formed; a source electrode and a drain electrode which are arranged in the plurality of concaves; and an organic semiconductor layer which is arranged in a region between the source electrode and the drain electrode, and is connected to the source electrode and the drain electrode.例文帳に追加

ゲート電極と、ゲート電極を覆い、複数の凹部が形成されるゲート絶縁膜と、複数の凹部に配置されるソース電極及びドレイン電極と、ソース電極及びドレイン電極の間の領域に配置され、ソース電極及びドレイン電極に接続される有機半導体層と、ソース電極及び、ドレイン電極、を有する有機薄膜トランジスタとする。 - 特許庁

A gate insulating film 13 and a gate electrode 14 of an nMOS transistor are formed on a silicon substrate 10 with non-single-crystal silicon, and a source-drain region of the nMOS transistor is formed by implanting an n-type dopant having a relatively large mass number (the mass number ≥70) such as As or Sb using the gate electrode 14 as a mask.例文帳に追加

シリコン基板１０上にｎＭＯＳトランジスタのゲート絶縁膜１３およびゲート電極１４を非単結晶シリコンで形成し、ゲート電極１４をマスクとして例えばＡｓやＳｂ等の比較的質量数が大きい（質量数７０以上）ｎ型ドーパントを注入することで、ｎＭＯＳトランジスタのソースドレイン領域を形成する。 - 特許庁