「gate region」に関連した英語例文の一覧と使い方(73ページ目) - Weblio英語例文検索

A second metal interconnection (DMTS) is disposed in a dummy word line mapping region (DWLR), and a connection between a low-resistive metal interconnection (MTS), which constitutes a word line (WL) disposed in a normal word line mapping region (NWLRA) and a gate electrode interconnection (TG) of a lower layer is shifted.例文帳に追加

ダミーワード線配置領域（ＤＷＬＲ）に第２メタル配線（ＤＭＴＳ）を配置し、ノーマルワード線配置領域（ＮＷＬＲＡ）に配置されたワード線（ＷＬ）を構成する低抵抗メタル配線（ＭＴＳ）と下層のゲート電極配線（ＴＧ）の接続をずらせる。 - 特許庁

In order to increase an effective channel length and avoid the concentration of an electric field on a corner of a gate, a recessed portion is formed in a channel region, a protective oxide film is formed on the recessed portion, and a low-concentration source/drain region is formed under the protective oxide film.例文帳に追加

有効チャンネル長（ｅｆｆｅｃｔｉｖｅ ｃｈａｎｎｅｌ ｌｅｎｇｔｈ）を増加させ、ゲートの角部分での電界の集中を避けるために、チャンネル領域に凹部を形成し、凹部上に保護酸化膜を形成し、保護酸化膜の下部に低濃度ソース/ドレイン領域を形成する。 - 特許庁

After that, a silicon oxide film is formed by an oxidation method using an active oxygen, and then, active nitrogen processing is executed to convert the silicon oxide film into an SiON thin film, and SiON gate insulation films 103 and 104 are formed on the NMOS region and the PMOS region, respectively.例文帳に追加

その後、活性酸素を用いた酸化手法によりシリコン酸化膜を形成した後に、活性窒素処理を行ってＳｉＯＮ薄膜に転化し、ＮＭＯＳ領域およびＰＭＯＳ領域に、それぞれＳｉＯＮのゲート絶縁膜１０３および１０４を形成する。 - 特許庁

Moreover, a plurality of impurity regions of a second conductive type extend to a lower portion of a gate electrode of a transfer MOS transistor, and include an upper portion of the third impurity region, and a fifth impurity region of the second conductive type disposed in a channel section of the transfer MOS transistor.例文帳に追加

また複数の第二導電型の不純物領域は転送ＭＯＳトランジスタのゲート電極下部まで延在し、第３の不純物領域の上部且つ転送ＭＯＳトランジスタのチャネル部に配された第二導電型の第５の不純物領域を含むようにする。 - 特許庁

The diode (20) is formed so as to be brought into contact with the channel region 11 of the thin-film transistor 10 and constituted, so that a p^+-type semiconductor layer 34 (anode) is connected to the channel region 11 and an n^+-type semiconductor layer 34 (cathode) is connected to the gate electrode 15 via body electrode 25.例文帳に追加

ダイオード２０の部分は、薄膜トランジスタ１０のチャネル領域１１に接するように形成され、ｐ＋型半導体層３４（アノード）がチャネル領域１１に接続され、ｎ^＋型半導体層３４（カソード）が、ボディ電極２５を介してゲート電極１５に接続されている。 - 特許庁

The non-selection word line bias circuit 9A applies the prescribed voltage to a non-selection memory transistor whose drain region is connected electrically to a drain region of the selected memory transistor through a nonvolatile word line in the direction where voltage between a drain and a gate is relaxed in injecting electron charges.例文帳に追加

非選択ワード線バイアス回路９Ａは、電荷注入時に、そのドレイン領域が、選択されたメモリトランジスタのドレイン領域と電気的に接続されている非選択のメモリトランジスタに対し、ドレインとゲート間の電圧を緩和する向きに、所定の電圧を非選択のワード線を介して印加する。 - 特許庁

After a passivation film 6 is formed and a contact hole c for taking out an electrode are formed, the depression type transistor side is coated with a resist material r, impurity ions are implanted into the enhancement type transistor side using the gate electrode 5e as a mask, and thus an n-type source region 7 and a drain region 8 are formed.例文帳に追加

パッシベーション膜６を成膜し、電極取り出し用コンタクトホールｃを形成した後、デプレッション型トランジスタ側をレジスト材ｒで被覆し、ゲート電極５ｅをマスクにしてエンハンスメント型トランジスタ側に不純物イオンを打ち込み、ｎ型のソース領域７とドレイン領域８を形成する。 - 特許庁

Each thin film transistor 11 and 12 is provided with island-like crystalline polysilicon films 4b and 4c which are formed on the glass substrate 1 through a base film 2, and in which a channel region and a source/drain region are respectively formed and gate electrodes 6a and 6b formed on the polysilicon films 4b and 4c through insulating films 5.例文帳に追加

各薄膜トランジスタは、ガラス基板１上に下地膜２を介して形成されチャネル領域とソース／ドレイン領域とが形成される島状の結晶化ポリシリコン膜４ｂ，４ｃと、ポリシリコン膜４ｂ，４ｃ上に絶縁膜５を介して形成されたゲート電極６ａ，６ｂとを備える。 - 特許庁

It also includes a step in which a first oxide film is formed by thermally oxidizing the exposed upper part of a source region 3 and the upper part of p+ contact region 5, and at the same time, an oxide film 16 which is thicker than the first oxide film is formed by thermally oxidizing the exposed upper part of gate electrode 7.例文帳に追加

露出されたソース領域３上部およびｐ＋コンタクト領域５上部を熱酸化して第１の酸化膜を形成するとともに、露出されたゲート電極７上部を熱酸化して、第１の酸化膜の膜厚よりも厚い酸化膜１６を形成する工程を備える。 - 特許庁

Below the capacitive element, a conductor pattern 8b which is a dummy gate pattern for preventing dishing in a CMP step, and an active region 1b which is a dummy active region are arranged, and both regions are connected to the metal pattern for shielding, consisting of the wirings M1-M5, thus being connected to a fixed potential.例文帳に追加

容量素子の下方には、ＣＭＰ工程のディッシング防止のためのダミーのゲートパターンである導体パターン８ｂと、ダミーの活性領域である活性領域１ｂとが配置され、これらは配線Ｍ１〜Ｍ５からなるシールド用の金属パターンに接続されて固定電位に接続されている。 - 特許庁

A flat-panel display having a structure in which the relative area of a semiconductor film with respect to the area of a facing channel region is made different from that of a gate electrode film with respect to the area of the facing channel region for at least some of a plurality of TFTs is provided so as to suppress light leakage current and capacitance increase.例文帳に追加

複数個あるＴＦＴの少なくとも一部について、半導体膜とゲート電極膜が対向する面積のチャネル領域に対する相対的な面積が異なることにより、光リーク電流の発生を抑えつつ、容量増加を抑制する構造の平面ディスプレイを提供する。 - 特許庁

Moreover, a plurality of a second conductivity type impurity regions are extended and located to the lower part of a gate electrode at a transfer MOS transistor, and include the fifth impurity region of the second conductivity type allotted to the upper part of the third impurity region and a channel part of the transfer MOS transistor.例文帳に追加

また複数の第二導電型の不純物領域は転送ＭＯＳトランジスタのゲート電極下部まで延在し、第３の不純物領域の上部且つ転送ＭＯＳトランジスタのチャネル部に配された第二導電型の第５の不純物領域を含むようにする。 - 特許庁

Thus, when an amorphous Si film is formed on the insulation film 15 to form the semiconductor film 16 with the irradiation of laser beams, it is possible to make uniform an energy between a region corresponding to the gate electrode 13 and the other region, and to obtain a semiconductor film crystallized uniformly.例文帳に追加

これにより、絶縁膜１５の上に非晶質Ｓｉ膜を形成しレーザビームの照射により半導体膜１６を形成する際に、ゲート電極１３に対応する領域と他の領域とのエネルギー量を均一にすることができ、均一に結晶化された半導体膜が得られる。 - 特許庁

A polycrystalline silicon film 115 is deposited, the sidewall of the polycrystalline silicon film 115 is formed on the gate electrode sidewall of a PMOS through selective etching, and an external base region 120a of the NPN transistor and a source/drain region 120b of the PMOS are formed at the same time.例文帳に追加

次に、多結晶シリコン膜１１５を堆積し、選択的エッチングによってＰＭＯＳのゲート電極側壁に多結晶シリコン膜１１５のサイドウォールを形成し、ＮＰＮトランジスタの外部ベース領域１２０ａとＰＭＯＳのソース／ドレイン領域１２０ｂを同時に形成する。 - 特許庁

To provide a semiconductor device in which lowering of impurity concentration in a channel region caused by a sacrificial oxidation process or a gate oxide formation process is suppressed and thereby impurity concentration in the channel region can be controlled easily and a desired Vt can be obtained, and to provide its fabrication process.例文帳に追加

犠牲酸化工程やゲート酸化形成工程に起因するチャネル領域の不純物濃度の低下を抑制し、それによってチャネル領域の不純物濃度の制御が容易で且つ所望のＶｔを得ることが可能な半導体装置及びその製造方法を提供する。 - 特許庁

The gate wiring 105 has a dummy contact 105b, having a symmetrical shape to the contact 105a as holding the p-type impurity diffusion region 101, while having the dummy contact 105c, having the symmetrical shape to the contact 105a as holding the n-type impurity diffusion region 102.例文帳に追加

また、ゲート配線１０５は、Ｐ型不純物拡散領域１０１を挟んでコンタクト部１０５ａと対称な形状を有するダミーコンタクト部１０５ｂを有すると共に、Ｎ型不純物拡散領域１０２を挟んでコンタクト部１０５ａと対称な形状を有するダミーコンタクト部１０５ｃを有する。 - 特許庁

In this semiconductor device, gate electrodes 11a, 11b of a transistor comprise a silicon layer divided into a first region 12a of a first conductivity-type and a second region 12b of a second conductivity-type (for example, a polycrystalline silicon layer 12) and a low resistance layer containing a metal (for example, a metal silicide layer 14).例文帳に追加

トランジスタのゲート電極１１ａ，１１ｂが、第１導電型の第１領域１２ａと第２導電型の第２領域１２ｂとに区分されたシリコン層（例えば、多結晶シリコン層１２）と、金属を含有する低抵抗化層（例えば、金属シリサイド層１４）とからなる。 - 特許庁

In a pixel array part of a CMOS image sensor, a plurality of unit pixels 50 each including at least a photodiode 61, a transfer gate 64 transferring charge generated by the photodiode 61 to a floating diffusion region 65 and a reset transistor 66 discharging charge in the floating diffusion region 65, are arranged.例文帳に追加

CMOSイメージセンサの画素アレイ部には、フォトダイオード６１と、フォトダイオード６１により生成された電荷を浮遊拡散領域６５に転送する転送ゲート６４と、浮遊拡散領域６５の電荷を排出するリセットトランジスタ６６とを少なくとも備える複数の単位画素５０が配列されている。 - 特許庁

To provide a method of manufacturing NAND flash memory device by which, in a process wherein a bonding region of a selective transistor is exposed to form a contact plug, a gate and the contact plug are prevented from short-circuiting.例文帳に追加

ＮＡＮＤ型フラッシュメモリの形成において、選択トランジスタの接合領域を露出させ、コンタクトプラグを形成する過程でゲートとコンタクトプラグが短絡することを防止する製造方法を提供する。 - 特許庁

In the mold 4, the injection gate 52 is formed within a region of a length of one-third around the center O of the axial direction of the circular cavity 51 for the entire length of the circular cavity 51.例文帳に追加

成形型４において、注入ゲート５２は、環状キャビティ５１の全長に対して環状キャビティ５１の軸方向中心位置Ｏを中心とする１／３の長さの領域内に形成しておく。 - 特許庁

An LDD (lightly doped drain) region for a switching TFT (thin film transistor) 4702 formed in a pixel is so formed as not to be superposed on a gate electrode and has a structure of giving a priority to the reduction of an off current value.例文帳に追加

画素内に形成されるスイッチング用ＴＦＴ４７０２のＬＤＤ領域はゲート電極に重ならないように形成されており、オフ電流値の低減に重点をおいた構造となっている。 - 特許庁

The switching element comprises a source diffusion layer 9, a channel diffusion layer 7, and a drain diffusion layer 5, and is an LDMOS transistor, having the surface of the channel diffusion layer 7 immediately under a gate electrode 19 as a channel region.例文帳に追加

スイッチング素子は、ソース拡散層９、チャネル拡散層７及びドレイン拡散層５を備え、ゲート電極１９直下のチャネル拡散層７表面をチャネル領域とするＬＤＭＯＳトランジスタである。 - 特許庁

For the N-channel type thin-film transistor of an inverter circuit for driving a pixel, a high resistance impurity region is overlapped with a gate electrode, deterioration by hot carriers is suppressed and an on-current is increased.例文帳に追加

画素を駆動するインバータ回路のＮチャネル型薄膜トランジスタは、ゲイト電極と高抵抗不純物領域をオーバーラップさせて、ホットキャリヤによる劣化を抑制し、オン電流を増加させる構成とする。 - 特許庁

Further, a p+-type region is formed without direct contact with the n+-type source between the isolated n+-type source regions to be contacted with a p-type gate provided in parallel at both sides of each channel.例文帳に追加

さらには各チャネルの両側に平行して設けられるｐゲートへは、分離されたｎ+ソース領域間に、ｎ+ソースとは直接接することなくｐ+領域を形成することによりコンタクトする。 - 特許庁

A second selection gate 510 is provided between the bit line BL0 arranged at a boundary of block regions 214[0], 214[1] being adjacent in the row direction and the I/O0 corresponding to the block region 214[0].例文帳に追加

行方向で隣り合うブロック領域２１４［０］，２１４［１］の境界に位置するビット線ＢＬ０と、ブロック領域２１４［０］に対応するＩ／Ｏ０との間に第２選択ゲート５１０を設けた。 - 特許庁

Thereby, as compared with the case that the square pole-like substrate connection part is formed in parallel with the boundary, the resistance of the source region held between the substrate connection part 13A and a gate electrode can be reduced.例文帳に追加

これにより、正四角柱状の基板接続部を境界線に平行に形成した場合に比べ、基板接続部とゲート電極に挟まれたソース領域の抵抗を減少させることができる。 - 特許庁

Then, a first light shielding film 41 is formed so as to cover the first transfer electrode 31 and to include a part facing the electric charge reading channel region 22 across the gate insulating film Gx.例文帳に追加

そして、第１遮光膜４１を、第１転送電極３１を被覆すると共に、電荷読出しチャネル領域２２にゲート絶縁膜Ｇｘを介して対面する部分を含むように形成する。 - 特許庁

Next, after the oxide film on a surface of the oxide-resistance film 4 formed in forming the gate oxide film 8 is removed, the oxide-resistance film 4 and the sacrificial oxide film 3 in a second element active region are removed.例文帳に追加

次いで、ゲート酸化膜８の形成時に形成された耐酸化膜４表面の酸化膜を除去した後、第２の素子活性領域内の耐酸化膜４及び犠牲酸化膜３を除去する。 - 特許庁

To solve the problem that electrical field concentration occurs in a gate electrode bottom of an outermost periphery of an actual active region in the conventional power MOSFET, resulting in degradation of its breakdown voltage between source and drain (or between collector and emitter).例文帳に追加

従来のパワーＭＯＳＦＥＴでは実動作領域最外周のゲート電極底部に電界集中が発生しドレイン−ソース（又はコレクタ−エミッタ）間の耐圧劣化を招いている。 - 特許庁

An epitaxial layer is used for adjustment/reduction of a threshold voltage V_t of PFET region and large amount of reduction in V_t (up to 500 mV) which are required by a CMOS device provided with a mid gap metal gate.例文帳に追加

ミッドギャップ金属ゲートを備えるＣＭＯＳデバイスによって要求される、ＰＦＥＴ領域のしきい値電圧Ｖ_t 調節／低下，多量のＶ_t 低減（〜５００ｍＶ）のためにエピタキシャル層を用いる。 - 特許庁

For example, the band gap of a semiconductor layer forming the floating gate and the band gap in the channel forming region of the semiconductor layer have a difference of 0.1 eV or above, and the former is preferably smaller.例文帳に追加

例えば、浮遊ゲートを形成する半導体材料のバンドギャップと、半導体層のチャネル形成領域におけるバンドギャップは、０．１ｅＶ以上の差があって、前者の方が小さいことが好ましい。 - 特許庁

The nonvolatile memory employs such a structure as the source-drain regions 23a, 24a, 23b and 24b extend in at least three directions from the channel region when viewed from the gate electrode 27 side on the plan view.例文帳に追加

そして、前記ゲート電極側２７から平面的に見たときに、前記ソース／ドレイン領域２３a、２４a、２３b、２４ｂが前記チャネル領域から少なくとも３方向に延びる構成を採用する。 - 特許庁

Node contact resistance can be decreased because the N type diffusion layers 106ba, the gate electrodes 104ab, and the heavily-doped polysilicon region 111aa of the high resistance load are interconnected by the silicide layer 110.例文帳に追加

Ｎ型拡散層１０６ｂａ、ゲート電極１０４ａｂ、高抵抗負荷の高濃度ポリシリコン領域１１１ａａとはシリサイド層１１０によって互いに接続するため、ノード・コンタクト抵抗は低く抑えられる。 - 特許庁

Then, a P-type impurity is injected selectively into the P-type transistor formed region in which the P-type gate pattern 110b and the first space have been formed and thus a CMOS transistor is formed.例文帳に追加

そして、前記Ｐ型ゲートパターン１１０ｂ及び第１スペーサが形成された前記Ｐ型トランジスタ形成領域に選択的にＰ型不純物を注入してＣＭＯＳトランジスタを形成する。 - 特許庁

To provide a semiconductor device using a DTMOS, which will not cause increase in defects of off-leak, even if the distance from the gate electrode end to the isolation region is reduced, and to provide its manufacturing method.例文帳に追加

ゲート電極端から素子分離領域までの距離が小さくなっても、オフリークの増加不良を起こさないＤＴＭＯＳを用いた半導体装置及びその製造方法を提供すること。 - 特許庁

To provide a manufacturing method of a semiconductor device, which improves dimensional precision of a conductor pattern when the conductor pattern (for example a gate electrode) is formed in the region close to a step part.例文帳に追加

段差部に近接した領域に導電体パターン（例えばゲート電極）が形成される場合に、導電体パターンの寸法精度を高くすることができる半導体装置の製造方法を提供する。 - 特許庁

Further, a band-like contact opening 108 is formed between the short sides of the gate electrode 106, and a p^+-type source electrode 100 and an n^+-type region 104 are brought into contact with a source electrode here.例文帳に追加

さらに，ゲート電極１０６の短辺同士の間に帯状のコンタクト開口１０８を設け，ここでｐ^+ソース領域１００やｎ^+ソース領域１０４がソース電極と接するようになっている。 - 特許庁

The light emitting drive transistor Tr1 is set to operate in a digital operating region where a switching function can be conducted for an "on" or an "off" operation around a prescribed voltage between the gate-source as a border.例文帳に追加

前記発光駆動用トランジスタＴr1は、所定のゲート・ソース間電圧を境にしてオンまたはオフ動作してスイッチング機能が果たされるデジタル動作領域で動作するように設定されている。 - 特許庁

A silicide layer 7s where an edge at the side of a memory gate electrode MG is prescribed with the sidewall 12A is formed on the upper surface of an n^+-type semiconductor region 5Sp for the source of the memory cell MC.例文帳に追加

メモリセルＭＣのソース用のｎ^＋型の半導体領域５Ｓｐの上面には、メモリゲート電極ＭＧ側の端部が上記サイドウォール１２Ａで規定されるシリサイド層７ｓが形成されている。 - 特許庁

Each first impurity diffusion region 20 (20A and 20B) of low concentration and of the same conductive layer as the source 26 and the drain 28 is provided on the lower side of a gate so as to adjoin the source 26 and the drain 28.例文帳に追加

またソース２６とドレイン２８と同一の導電層で且つ低濃度である第１不純物拡散領域２０をソース２６とドレイン２８にそれぞれ隣接するようゲート下方側に設ける。 - 特許庁

In a semiconductor device 10, a plurality of gate fingers 14, a plurality of source fingers 16, and a plurality of drain fingers 18 are arranged in parallel on a first region of a semiconductor portion in a first direction.例文帳に追加

半導体装置１０は、半導体部の第１の領域上において複数のゲートフィンガ１４、複数のソースフィンガ１６、複数のドレインフィンガ１８が第１の方向に並列に配列されている。 - 特許庁

Thereafter, after a low concentration source/drain region 5 is formed sideward and beneath the gate electrode 4, a side wall 6 which comprises a laminated film of an L-shaped oxide film side wall 6a and a nitride film side wall 6b is formed.例文帳に追加

その後、ゲート電極４の側方下に低濃度ソース・ドレイン領域５を形成した後、Ｌ字状の酸化膜サイドウォール６ａと窒化膜サイドウォール６ｂの積層膜からなるサイドウォール６を形成する。 - 特許庁

Conductive elements (a wiring layer M1(FD) and a conductive layer BC1) perform electric connection between a drain region SD of a transfer transistor Tx and a gate electrode layer GE of an amplifier transistor Ami.例文帳に追加

導電性要素（配線層Ｍ１（ＦＤ）および導電層ＢＣ１）は、転送トランジスタＴｘのドレイン領域ＳＤと増幅トランジスタＡｍｉのゲート電極層ＧＥとを電気的に接続している。 - 特許庁

Further, side walls 33b of, for example, 5 nm in width are disposed on both sides of a gate electrode 29b of a transistor B having a large source-drain region in addition to side walls 32b as wide as the side walls 32a.例文帳に追加

また、ソース・ドレイン領域が大きいトランジスタＢのゲート電極２９ｂの両側には、サイドウォール３２ａと同じ幅のサイドウォール３２ｂに加えて、例えば幅が５ｎｍのサイドウォール３３ｂを配置する。 - 特許庁

To provide a method of manufacturing a semiconductor device having small contact resistance between a source electrode and a source region regarding a method of manufacturing a trench gate type semiconductor device having a trench contact structure.例文帳に追加

トレンチコンタクト構造を有するトレンチゲート型半導体装置の製造方法において、ソース電極とソース領域とのコンタクト抵抗が小さい半導体装置の製造方法を提供すること。 - 特許庁