「gate region」に関連した英語例文の一覧と使い方(76ページ目) - Weblio英語例文検索

After the formation of a gate electrode 14 and oxide film sidewalls 15, amorphous silicon layers 19a and 19b are respectively formed on the surfaces of the gate electrode 14 and a source drain region by implanting arsenic ions into the entire surface for making silicon into amorphous form at an energy of 40 keV and a dose of 3×1014 atoms/cm2.例文帳に追加

ゲート電極１４、酸化膜サイドウォール１５を形成後、ウエハ全面にアモルファス化のために、ヒ素をエネルギー４０ＫｅＶ、ドーズ量３×１０^14ａｔｏｍｓ／ｃｍ^2で注入し、ゲート電極１４の表面にアモルファスシリコン層１９ａ、ソース・ドレイン領域の表面にアモルファスシリコン層１９ｂを形成する。 - 特許庁

To provide a method for manufacturing a thin film transistor in which high concentration ion implantation to a drain region is performed while suppressing variability of processes, while a gate insulation film of high quality keeping high reliability and low leakage current of a transistor is provided, in an LDD structure thin film transistor provided with a thick gate insulation film.例文帳に追加

厚いゲート絶縁膜を有するＬＤＤ構造薄膜トランジスタにおいて、トランジスタの高信頼性と低リーク電流を保つ高品質のゲート絶縁膜を有しながら、ソース、ドレイン領域への高濃度イオン注入をプロセスばらつきを抑えながら行う、薄膜トランジスタ製造方法を提供する。 - 特許庁

The step of changing the layout includes steps of selecting a logical cell of a gate area, according to the verification result of the antenna ratio from a plurality of logical cells; arranging the logical cell in an empty region as a fill cell 40 without carrying out a logical operation, and connecting a second gate electrode 41, inside the fill cell, to the metal wiring.例文帳に追加

レイアウトを変更するステップは、複数の論理セルから、アンテナ比の検証結果に応じたゲート面積の論理セルを選択するステップと、論理セルを、論理動作しないフィルセル４０として空き領域に配置するステップと、フィルセル内の第２ゲート電極４１を金属配線に接続するステップとを備える。 - 特許庁

In the inner circuit region of the logic circuit on the semiconductor substrate 100, there is provided a second MOSFET having a second gate insulating film 115 comprising a second silicon oxide film with a relatively small film thickness, a barrier metal 116 comprising a first metal film and a second gate electrode 117 comprising a second metal film.例文帳に追加

半導体基板１００のロジック内部回路領域においては、相対的に小さい膜厚を持つ第２のシリコン酸化膜からなる第２のゲート絶縁膜１１５と、第１の金属膜からなるバリアメタル１１６と、第２の金属膜からなる第２のゲート電極１１７とを有する第２のＭＯＳＦＥＴが設けられている。 - 特許庁

In the semiconductor device, a plurality of projected silicon regions 14a to 14d are formed in the width direction of a channel formed between source and drain regions on a semiconductor substrate 11, and a gate insulating film 16 and a gate electrode 17 are disposed on a protrusion of the silicon region facing the channel.例文帳に追加

半導体基板１１上に形成されたソース、ドレイン領域間に形成されたチャネル部の幅方向に複数の突起状のシリコン領域１４ａ〜１４ｄを形成し、このシリコン領域の突起上に前記チャネル部に対向させてゲート絶縁膜１６およびゲート電極１７を配置した半導体装置。 - 特許庁

The thin film transistor 100 includes a substrate 11, a gate electrode 112, a gate insulating film 113, a semiconductor layer (channel region) 114 formed of the microcrystal silicon, first ohmic contact layers 116 and 117, second ohmic contact layers 118 and 119, a drain electrode 120, and a source electrode 121.例文帳に追加

薄膜トランジスタ１００は、基板１１と、ゲート電極１１２と、ゲート絶縁膜１１３と、微結晶シリコンから形成された半導体層（チャンネル領域）１１４と、第１のオーミックコンタクト層１１６，１１７と、第２のオーミックコンタクト層１１８，１１９と、ドレイン電極１２０と、ソース電極１２１と、を備える。 - 特許庁

Using ion implantation N for forming the source/drain of an N channel field effect transistor, an over impurity introduction layer 10 is formed in a polysilicon gate 5 and N type impurities contained in the over impurity introduction layer 10 are diffused in the direction of an active region 7 in the polysilicon gate 5.例文帳に追加

Ｎチャネル電界効果型トランジスタのソース／ドレインを形成するためのイオン注入Ｎを用いて、多結晶シリコンゲート５にオーバー不純物導入層１０を形成し、オーバー不純物導入層１０に含まれるＮ型不純物を多結晶シリコンゲート５内でアクティブ領域７の方向に拡散させる。 - 特許庁

To provide a semiconductor storage device comprising a charge holder to the side wall of the gate electrode, in the structure that the charge holder is allocated lower than the interface between a gate insulating film and a channel region, in order to improve the write operation rate wherein length of the read current path is restricted and read access time is shortened.例文帳に追加

ゲート電極の側壁に電荷保持部を有する半導体記憶装置で、書き込み動作の速度を向上させるために電荷保持部をゲート絶縁膜とチャネル領域との界面よりも下に配置する構造では、読み出し電流経路が長くなることを抑制し、読み出しのアクセス時間を短くする。 - 特許庁

The insulating film is subjected to overetching, to make its surface lower than that of the semiconductor substrate, a gate spacer is formed on the side of the gate stack, then an epitaxial layer is selectively grown on the side and base of the semiconductor substrate which are exposed by overetching, and first source/drain region 112 and second source/drain regions 114 are formed.例文帳に追加

半導体基板表面以下にエッチングされるように絶縁膜をオーバーエッチングしながらゲートスタックの側面にゲートスペーサを形成した後、オーバーエッチングにより露出した半導体基板の側面及び底面で同時に選択的なエピタキシャル層を成長させ、第１及び第２ソース／ドレイン領域１１２、１１４を形成する。 - 特許庁

Adhesive power of the sealant and a lower plate 4 is strengthened by totally or partially removing the organic protective layer or the organic protective layer and the gate insulation layer in the region which is coated with the sealant so as to make the sealant directly be in contact with the gate insulation layer or a lower glass 20.例文帳に追加

本発明によると、シーリング剤が塗布される領域の有機保護膜または有機保護膜及びゲート絶縁膜を全体または部分的に除去してシーリング剤がゲート絶縁膜または下部ガラスと直接に接するようにすることでシーリング剤と下板の接着力を強化させることができる。 - 特許庁

An N channel type thin-film transistor of the inverter has a channel region, a semiconductor layer provided with a plurality of impurity regions of an N type, a gate insulating film disposed on the semiconductor layer, and a gate electrode overlapping on at least one of the impurities of the N type.例文帳に追加

インバータのＮチャネル型薄膜トランジスタは、チャネル領域と、複数のＮ型の不純物領域が設けられた半導体層と、前記半導体層上に設けられたゲイト絶縁膜と、前記ゲイト絶縁膜上に設けられ、かつ前記Ｎ型の不純物の少なくとも１つと重なっているゲイト電極とを有する。 - 特許庁

The semiconductor device comprises a channel region, a semiconductor layer composed of a pair of impurity regions and a pair of low-concentration impurity layers, and a gate electrode layer of a monolayer structure or laminated layer structure having film thickness differences which is contacted with the semiconductor layer via a gate insulation film.例文帳に追加

本発明は、チャネル領域、一対の不純物領域及び一対の低濃度不純物領域からなる半導体層と、ゲート絶縁膜を介して、前記半導体層に接して形成された、膜厚差を有する単層構造又は積層構造のゲート電極層を含むことを特徴としている。 - 特許庁

The method for manufacturing the semiconductor device comprises steps of forming a pseudo film on a semiconductor substrate, forming a gate electrode spanning the pseudo film, removing the pseudo film, forming a gate insulating film having metal atoms in a gap once formed by the pseudo film, and forming a source/drain region on the surface of the semiconductor substrate with the gate electrode disposed therebetween.例文帳に追加

本発明の半導体装置の製造方法は、半導体基板上に疑似膜を形成する工程と、疑似膜を跨ぐゲート電極を形成する工程と、疑似膜を除去する工程と、疑似膜の形成していた空隙に金属原子を有するゲート絶縁膜を形成する工程と、ゲート電極を挟む半導体基板表面にソース／ドレイン領域を形成する工程とを備えることを特徴とする。 - 特許庁

In a transistor including an oxide semiconductor film, dehydration or dehydrogenation is performed on the oxide semiconductor film through heat treatment and an insulation film including oxygen, preferably a gate insulation film including a region containing oxygen more than the stoichiometric composition ratio is used as a gate insulation film in contact with the oxide semiconductor film, whereby oxygen is supplied from the gate insulation film to the oxide semiconductor film.例文帳に追加

酸化物半導体膜を含むトランジスタにおいて、酸化物半導体膜に熱処理による脱水化または脱水素化を行うとともに、酸化物半導体膜と接するゲート絶縁膜として、酸素を含む絶縁膜、好ましくは、化学量論的組成比より酸素が多い領域を含むゲート絶縁膜を用いることで、該ゲート絶縁膜から酸化物半導体膜へ酸素を供給する。 - 特許庁

In the CMOS image sensor provided with photodiodes PD and a plurality of transistors for transferring electric charges stored in the photodiodes to one column line, a gate electrode of at least one of the transistors is provided with a voltage drop means for dropping a gate voltage received by the gate electrode of the transistor to extend the saturation region of the transistor.例文帳に追加

フォトダイオードと、該フォトダイオードに蓄積された電荷を１つのカラムラインに転送する複数のトランジスタを備えるＣＭＯＳイメージセンサにおいて、前記トランジスタのゲート電極に入力されるゲート電圧を降下させ、前記トランジスタの飽和領域を拡張させるため、前記複数のトランジスタの少なくともいずれか１つのトランジスタのゲート電極に電圧降下手段を備えるＣＭＯＳイメージセンサを提供する。 - 特許庁

This semiconductor device comprises: lower concentration source/drain regions 106 and higher concentration source/drain regions 108 formed in a semiconductor substrate 101; a gate insulating film 102 formed on a region of the semiconductor substrate 101 between the lower concentration source/drain regions 106; and the gate electrode 103 formed on the gate insulating film 102 as seen in the plan view, and composed of metal silicide.例文帳に追加

半導体装置は、半導体基板１０１内に形成された低濃度ソース・ドレイン領域１０６および高濃度ソース・ドレイン領域１０８と、半導体基板１０１のうち平面的に見て低濃度ソース・ドレイン領域１０６の間に位置する領域の上に形成されたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に形成され、金属シリサイドからなるゲート電極１０３とを備えている。 - 特許庁

In a nonvolatile memory such as an EEPROM for writing/erasing data electrically, each memory cell constituting the memory has source-drain regions 23a, 24a, 23b and 24b formed on a semiconductor substrate, a gate electrode 27 formed on the channel region of the semiconductor substrate, and a gate insulating film 26 of three layers including a silicon nitride film formed between the semiconductor substrate and the gate electrode 27.例文帳に追加

データを電気的に書き込み・消去可能なＥＥＰＲＯＭ等の不揮発性メモリにおいて、前記メモリを構成する各メモリセルが、半導体基板に形成されたソース／ドレイン領域２３a、２４a、２３b、２４ｂと、前記半導体基板のチャネル領域上に形成されるゲート電極２７と、前記半導体基板と前記ゲート電極２７との間に形成されるシリコン窒化膜を含む３層のゲート絶縁膜２６とを備えている。 - 特許庁

Specifically, and in broad terms, the present invention provides a semiconductor structure comprising a silicided metal gate of a first silicide metal having a first thickness, and abutting silicided source and drain regions of a second metal having a second thickness which is less than the first thickness and the silicided source and drain regions are aligned to edges of a gate region including at least the silicided metal gate.例文帳に追加

詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。 - 特許庁

The method for fabricating a semiconductor device comprises steps for forming an N type semiconductor region 102, a field oxide film 103 and a gate oxide film 104, implanting high energy ions and low energy ions, forming a gate electrode, forming source and drain by implanting ions using the gate electrode as a mask, making a contact hole, forming an interconnection and then forming a final protective film through final heat treatment.例文帳に追加

Ｎ型半導体領域を形成し、フィールド酸化膜を形成し、ゲート酸化膜を形成し、高エネルギ−のイオン注入と低エネルギーのイオン注入し、ゲート電極を形成し、前記ゲート電極をマスクにイオン注入にてソース、ドレインを形成し、コンタクトホールを形成し、配線を形成し、最終熱処理し、最終保護膜形成する工程とからなる半導体装置およびその製造方法。 - 特許庁

A mask for forming a high concentration source and drain region (7a, 7b) and then shadows of a gate electrode (4) and side wall (5) are utilized to control an implantation angle, so that high concentration well regions (10a, 10b) are formed by an ion implantation.例文帳に追加

高濃度ソース・ドレイン領域（７ａ，７ｂ）形成用マスクと、ゲート電極（４）とサイドウォール（５）の影を利用し、注入角を制御することで、高濃度ウェル領域（１０ａ，１０ｂ）をイオン注入法により形成する。 - 特許庁

A gate electrode 7 and a drain electrode 6 to which the high voltage of an element is applied are arranged in a region with few crystal defects, and a source electrode 5 to which a voltage is not applied is arranged at the level difference portion susceptible to cracking.例文帳に追加

結晶欠陥が少ない領域に素子の高電圧が印加されるゲート電極７、ドレイン電極６を配置し、クラックが発生しやすい段差部分に電圧の印加されないソース電極５を配置する - 特許庁

After that, a TiN film 6 that becomes a gate electrode is formed by the reactive sputtering method using a mixed gas of N2, and a TiN film and an Sr2NbN3 film of a prescribed region are etched and removed by a mixed gas of Ar and Cl2 or the like using a resist mask.例文帳に追加

その後、Ar/N_2混合ガスを用いた反応性スパッタ法により、ゲート電極となるTiN膜６を形成し、レジストマスクを用いて、所定の領域のTiN膜、Sr_2NbN_3膜をAr/Cl_2混合ガス等を用いてエッチングして除去する。 - 特許庁

In transistors for memory cell in the dummy cell region DS, all the thresholds are controlled to be high, formed in a state in which data is written, and controlled so as not to become an on-state by read-out voltage applied to a gate.例文帳に追加

ダミーセル領域DSにおけるメモリセル用トランジスタは、全て、しきい値が高く制御され、データが書き込まれている状態に形成され、ゲートヘ印加される読み出し電圧ではオン状態とならない偵に制御されている。 - 特許庁

The reliability of the terminal is improved by leading out a video signal line DL by connecting it to gate wiring GL of the lower part of an insulation layer PAS at the lower part of the sealing material SEL from drain wiring DL in a display region.例文帳に追加

映像信号線ＤＬは表示領域のドレイン配線ＤＬからシール材ＳＥＬ下部では絶縁膜ＰＡＳ下部のゲート配線ＧＬに繋ぎ変えて引き出すことにより、端子の信頼性を大きくする。 - 特許庁

The LDD region 12LD has an impurity concentration profile where impurity concentration becomes lower from the interface to the gate insulating film 14 to that to the support substrate 10 in the thickness direction of the semiconductor thin film 12.例文帳に追加

ＬＤＤ領域１２ＬＤは不純物濃度が半導体薄膜１２の厚さ方向においてゲート絶縁膜１４との界面から支持基板１０との界面に向かって低くなる不純物濃度プロファイルを有する。 - 特許庁

Also, the sidewall of the polycrystalline silicon film 115 is formed on the gate electrode sidewall of an NMOS, and a collector take-out layer 121a of the NPN transistor and a source/drain region 121c of the NMOS are formed at the same time.例文帳に追加

また、ＮＭＯＳのゲート電極側壁に多結晶シリコン膜１１５のサイドウォールを形成し、ＮＰＮトランジスタのコレクタ取出し層１２１ａとＮＭＯＳのソース／ドレイン領域１２１ｃを同時に形成する。 - 特許庁

The thin and long shaped part 15 includes a source 33, disposed on the end part thereof and a gate 31 disposed with a distance from the source 33, in the region between the surface where the thin and long-shaped part 15 projects and the source 33.例文帳に追加

細長形状部１５は、その先端部に設けられたソース３３と、細長形状部１５が突出する表面とソース３３との間の領域にソース３３に離間して設けられたゲート３１と、を有する。 - 特許庁

A semiconductor device comprises, for example, semiconductor layers DF2(n) and DF1(n^+) and a contact layer CNTd for a drain, a semiconductor region DFA and a contact layer for a source, and a gate layer GT arranged between the source and the drain.例文帳に追加

例えば、ドレイン用の半導体層ＤＦ２（ｎ），ＤＦ１（ｎ^＋）およびコンタクト層ＣＮＴｄと、ソース用の半導体領域ＤＦＡおよびコンタクト層と、ソース・ドレイン間に配置されるゲート層ＧＴとを備える。 - 特許庁

To solve the problem that a transistor suffers the variation caused in threshold voltage or mobility due to gathering of the factors of the variation in gate insulator film resulting from a difference in manufacture process or substrate used and of the variation in channel-region crystal state.例文帳に追加

トランジスタは作製工程や使用する基板の相違によって生じるゲート絶縁膜のバラツキや、チャネル形成領域の結晶状態のバラツキの要因が重なって、しきい値電圧や移動度にバラツキが生じる。 - 特許庁

Furthermore, the semiconductor device has a pair of diffusion regions (for example, N-type diffusion regions 5) which are formed in the element formation region 1 so as to be apart from each other in a channel-length direction D on the basis of the gate electrode 4.例文帳に追加

更に、ゲート電極４を基準としてチャネル長方向Ｄに相互に離間するように素子形成領域１に形成された一対の拡散領域（例えば、Ｎ型拡散領域５）を有する。 - 特許庁

A FPGA (field programmable gate array) 310 allows LDs (laser diodes) 361, 362 to emit laser beams, at the output luminance determined by the luminance increased image display control unit 316, over a prescribed range of the projection region in the return section.例文帳に追加

そして、ＦＰＧＡ３１０は、ＬＤ３６１，３６２に、輝度上昇画像表示制御部３１６にて決定した出力輝度にて、戻り区間における投影領域の所定範囲に亘ってレーザ光を出射させる。 - 特許庁

A first metal wiring region is ensured in the row direction between a first contact layer of the first to the third diffusion layers and a second contact layer of a gate layer, and between the first contact layer and the first/second word lines.例文帳に追加

第１〜第３拡散層の第１コンタクト層とゲート層の第２コンタクト層との間、第１コンタクト層と第１／第２ワード線との間に、行方向に沿って第１のメタル配線領域が確保される。 - 特許庁

A correlation between a shift amount from each of design values of a gate length and an offset side wall length and a dosage of a source/drain extension region to set transistor characteristics as design values is determined in advance.例文帳に追加

ゲート長及びオフセットサイドウォール長のそれぞれの設計値からのズレ量と、トランジスタの特性を設計値に設定するためのソース／ドレイン・エクステンション領域のドーズ量との相関関係を予め求めておく。 - 特許庁

A doped semiconductor layer 40 is deposited, by using a plasma enhanced chemical vapor deposition (PECVD) to form a self-aligned junction at the edge of a self-aligned insulating region, thereby executing highl-accuracy gate/lead matching.例文帳に追加

ドープ半導体層４０をプラズマエンハンスト化学蒸着法（ＰＥＣＶＤ）を用いて付着し、自己整合絶縁領域のエッジで自己整合接合を生成することにより高精度なゲート／リード整合を行う。 - 特許庁

A signal voltage V_sig is applied to a pixel circuit 14 such that at least a part in a usable range as values of gate-to-source voltage V_gs of the driving transistor Tr_1 comes into a sub-threshold region of the driving transistor Tr_1.例文帳に追加

駆動トランジスタＴｒ_1のゲート−ソース間電圧Ｖ_gsの値として採りうる範囲の少なくとも一部が駆動トランジスタＴｒ_1のサブスレッショルド領域となるように、信号電圧Ｖ_sigが画素回路１４に印加される。 - 特許庁

The memory is configured so as to be self-alignedly bias-modulated in a direction where a potential difference between a floating gate and a region directly below the tunnel window becomes smaller in accordance with a data storage state of the semiconductor memory in a steady state.例文帳に追加

定常状態において、半導体メモリのデータ保持状態に合わせて、自己整合的に、フローティングゲートとトンネルウィンドウ直下領域の電位差が小さくなる方向でバイアス変調されるように構成されている。 - 特許庁

A substrate potential region 11b is formed by an N type well 5 at a location in a channel length direction with respect to a gate electrode 17 and sandwiched in a channel width direction by drain regions 11d, 11d.例文帳に追加

ゲート電極１７に対してチャネル長方向の位置であってチャネル幅方向でドレイン領域１１ｄ，１１ｄに挟まれた位置のＮ型ウェル５によって基板電位用領域１１ｂが形成されている。 - 特許庁

Then, the auto-correlation value of the surface image of polysilicon film in an S/D region as well as that on a gate electrode are acquired for calculating the laser power which satisfies both, and this is set as the manufacture margin.例文帳に追加

そして、Ｓ／Ｄ領域上のポリシリコン膜の表面画像の自己相関値と、ゲート電極上のポリシリコン膜の表面画像の自己相関値を求め、両者が満足するレーザパワーを算出し、これを製造マージンとする。 - 特許庁

This can reduce the distance between the transfer gate electrode 123 and a point of the photoelectric conversion part 110 at which the potential is highest, and thereby improving the efficiency of transmitting charges to the floating diffusion region 131.例文帳に追加

これにより、光電変換部１１０で電位が最も高い地点とトランスファーゲート電極１２３との間の距離が小さくなるため、フローティング拡散領域１３１への電荷伝送効率が向上することができる。 - 特許庁

N+ impurity regions 9a to 9c, P+ impurity regions 10a and 10b and gate electrodes 8a and 8b are respectively formed into an annular shape, in such a way as to encircle a P+ impurity region 10c.例文帳に追加

ｎ^+型不純物領域９ａ〜９ｃ、ｐ^+型不純物領域１０ａ，１０ｂ、及びゲート電極８ａ，８ｂは、ｐ^+型不純物領域１０ｃを取り囲むようにそれぞれ円環状に形成されている。 - 特許庁

After a transfer electrode 13 and an insulating film 14 are formed on a gate insulating film 12 on a semiconductor substrate 11, a low-reflection film 15 and a planarized film 16, corresponding to the light receiving region of the photodiode are formed.例文帳に追加

半導体基板１１上のゲート絶縁膜１２上に転送電極１３および絶縁膜１４を形成後、フォトダイオードの受光領域に対応した低反射膜１５および平坦化膜１６を形成する。 - 特許庁

In a data writing operation, a current is applied to a channel of the FET 22 to generate hot electrons in the vicinity of a drain region, and the hot electrons are implanted into the FG by applying a positive voltage to a control gate electrode (CG).例文帳に追加

データ書き込み動作時には、ＦＥＴ２２のチャネルに電流を流し、ドレイン領域近傍にてホットエレクトロンを発生させ、これを制御ゲート電極（ＣＧ）に正電圧を印加してＦＧに注入させる。 - 特許庁

With the top of the semiconductor substrate 1 formed with a fluorine-contained layer 25 being covered by a protection film 13, heat treatment is conducted to diffuse the fluorine contained in the fluorine-contained layer 25 into a region immediately below a gate insulation film 7.例文帳に追加

フッ素含有層２５が形成された半導体基板１上を保護膜１３で覆った状態で、フッ素含有層２５のフッ素をゲート絶縁膜７直下の領域に拡散させるための熱処理を行う。 - 特許庁

Accordingly, these side surfaces are located on the overlap region A of the source drain regions 3, 4 overlapping on the gate electrode 5.例文帳に追加

絶縁性界面層２２及びゲート絶縁膜２１の側面が、ゲート電極５の側面よりもオフセット量Ｂだけ内側に入り、ゲート電極５とオーバーラップしているソースドレイン領域３，４のオーバーラップ領域Ａ上に位置する。 - 特許庁

Besides, because the bottom surface of the trench 6 and surfaces of the outside (an n^+-type source region 4 and a p^+type contact layer 5) of the trench 6 are the Si planes, a gate oxide film 7 becomes a high-reliability film that can suppress degradation.例文帳に追加

また、トレンチ６の底部やトレンチ６の外部（ｎ^+型ソース領域４およびｐ^+型コンタクト層５）の表面がＳｉ面となるため、ゲート酸化膜７は、劣化を抑制できる信頼性の高い膜となる。 - 特許庁