「gate region」に関連した英語例文の一覧と使い方(72ページ目) - Weblio英語例文検索

In the switch circuit 32, one main electrode 34b and a gate electrode 34d are connected to a connection point 26, another main electrode 34a is equipped with an insulated gate type transistor 34 connected to an output terminal 30c of the operational amplifier 30, and a semiconductor well region of the insulated gate type transistor 34 is connected to the output terminal 22 through a bias electrode 34c.例文帳に追加

スイッチ回路３２は、一方の主電極３４ｂとゲート電極３４ｄが接続点２６に接続されており、他方の主電極３４ａがオペアンプ３０の出力端子３０ｃに接続された絶縁ゲート型トランジスタ３４を備えており、その絶縁ゲート型トランジスタ３４の半導体ウェル領域がバイアス電極３４ｃを通して出力端子２２に接続されている。 - 特許庁

A semiconductor device comprises a semiconductor substrate SUB having a principal surface, a pair of source/drain regions formed on the principal surface of the semiconductor substrate SUB, a gate insulation film AFE formed on a region sandwiched by the pair of source/drain regions so as to contact the principal surface, and a gate electrode PO formed so as to contact a top face of the gate insulation film AFE.例文帳に追加

主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜ＡＦＥと、ゲート絶縁膜ＡＦＥの上面に接するように形成されたゲート電極ＰＯとを備える。 - 特許庁

In the circuit simulation method for calculating the frequency characteristics of a field effect transistor using an equivalent circuit, resistance of gate electrode is calculated while taking account of effective decrease of cross-sectional area of a gate electrode due to skin effect in high frequency region and then the frequency characteristics of the field effect transistor are calculated using the resistance of gate electrode.例文帳に追加

電界効果トランジスタの周波数特性を等価回路を用いて算出する電界効果トランジスタの回路シミュレーション方法において、高周波領域における表皮効果によるゲート電極の実効的な断面積の減少を考慮してゲート電極の抵抗値を算出し、このゲート電極の抵抗値を用いて電界効果トランジスタの周波数特性を計算する。 - 特許庁

The MOS device is further provided with a gate 202 formed above the semiconductor layer proximate to the semiconductor layer and at least partially between the first and second source/drain regions, the gate configured such that a dimension of the gate, defined substantially parallel to at least one of the first and second source/drain regions, is confined to be substantially within the active region of the device.例文帳に追加

さらに、半導体層の上で、半導体層に近接して、少なくとも部分的に第１ソース／ドレイン領域と第２ソース／ドレイン領域の間に形成され、少なくとも第１ソース／ドレイン領域および第２ソース／ドレイン領域の１つとほぼ平行に規定され、そのの寸法がデバイスの活性領域の範囲内にほぼ収まるように構成されるゲート２０２を備える。 - 特許庁

A gate insulation layer with a hydrogen concentration of less than 6×10^20 atoms/cm^3 and a fluorine concentration of 1×10^20 atoms/cm^3 or more is used as a gate insulation layer in contact with an oxide semiconductor layer forming a channel region, whereby the amount of hydrogen released from the gate insulation layer can be reduced and hydrogen diffusion to the oxide semiconductor layer can be prevented.例文帳に追加

チャネル領域を形成する酸化物半導体層と接するゲート絶縁層に、水素濃度が６×１０^２０ａｔｏｍｓ／ｃｍ^３未満であり、且つフッ素濃度が１×１０^２０ａｔｏｍｓ／ｃｍ^３以上であるゲート絶縁層を用いることで、ゲート絶縁層から放出される水素量が低減され、酸化物半導体層に水素が拡散することを防ぐことができる。 - 特許庁

The p-type MIS transistor PTr includes a first gate insulating film 13a formed on a first active region 10a of the semiconductor substrate 10, and a first gate electrode 14A composed of a first metal film 14a formed on the first gate insulating film 13a, and a first silicon film 15a formed on the first metal film 14a.例文帳に追加

ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され第１の金属膜１４ａ及び第１の金属膜１４ａ上に形成された第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを備えている。 - 特許庁

The semiconductor device 100 includes a semiconductor layer 14 including at least a silicon, a gate insulating layer 26 formed on the semiconductor layer 14, a gate electrode 28 formed on the gate insulating layer 16, impurity layers 22, 24 formed on the semiconductor layer 14 and constituting a source/drain region, and silicide layers 32, 34 formed on the impurity layers 22, 24.例文帳に追加

半導体装置１００は、少なくともシリコンを含む半導体層１４と、前記半導体層１４上に形成されたゲート絶縁層２６と、前記ゲート絶縁層１６上に形成されたゲート電極２８と、前記半導体層１４に形成された、ソース／ドレイン領域を構成する不純物層２２，２４と、前記不純物層２２，２４上に形成されたシリサイド層３２，３４と、を含む。 - 特許庁

To provide a MOS type semiconductor device having a top gate structure capable of making gate characteristics excellent and also improving a gate withstand voltage by eliminating trouble caused by a step between a well oxide film and an initial oxide film when a p-type well region is formed, and to provide a method of manufacturing the MOS type semiconductor device.例文帳に追加

ｐ型ウエル領域を形成する際に生じるウエル酸化膜と初期酸化膜との段差によって発生する不都合を解消し、薄膜の半導体結晶層の形成時に発生する厚さのバラツキの影響を小さくしてゲート特性を良好にすると共にゲート耐圧を改善することのできるトップゲート構造を有するＭＯＳ型半導体装置とその製造方法を提供すること。 - 特許庁

The first region is protected by a mask, an aluminum ion is injected, and heat treatment is performed, thus forming a high-dielectric-constant interface dielectric layer 3 of AlxOv between the gate dielectric layer 2 and the N+ polysilicon gate 4, strengthening Fermi pinning effect, and hence adjusting a work function of the P-MOS of N+ polysilicon to a value close to the function of a P+ polysilicon gate.例文帳に追加

マスクで第１領域保護し、アルミイオンをイオン注入し、熱処理することにより、ゲート誘電体層（２）と、Ｎ＋ポリシリコンゲート（４）との間に、ＡｌｘＯｖの高誘電率界面誘電体層（３）が形成され、フェルミピニング効果が強化され、結果として、Ｎ＋ポリシリコンのＰ−ＭＯＳの仕事関数は、Ｐ＋ポリシリコンゲートの関数に近い値に調整される。 - 特許庁

To provide a semiconductor device and its manufacturing method capable of forming the film thickness of a metal silicide film formed in a source drain region to be thick without suffering from an increase of a junction leakage current even in the semiconductor device having a fully silicided gate electrode (full silicide gate electrode), and capable of forming the full silicide gate electrode and the metal silicide film in a one time silicide formation process.例文帳に追加

フルシリサイド化されたゲート電極（フルシリサイドゲート電極）を有する半導体装置であっても、接合リーク電流増大の問題なく、ソースドレイン領域に形成された金属シリサイド膜の膜厚を厚く形成することが可能であり、かつ一回のシリサイド形成工程でフルシリサイドゲート電極及び金属シリサイド膜を形成可能な半導体装置及びその製造方法を提供する。 - 特許庁

A field-effect transistor 10 includes a source 18s and a drain 18d formed in a surface region of a semiconductor active layer 13 comprising a group III nitride semiconductor, a gate electrode 15 formed on the semiconductor active layer 13 through a gate oxide film 14, and a passivation film 20 formed on the semiconductor active layer 13 between the gate electrode 15 and the drain 18d.例文帳に追加

電界効果トランジスタ１０は、III族窒化物半導体から成る半導体活性層１３の表面領域に形成されたソース１８ｓ及びドレイン１８ｄと、半導体活性層１３上にゲート酸化膜１４を介して形成されたゲート電極１５と、ゲート電極１５とドレイン１８ｄの間の半導体活性層１３上に形成されたパッシべーション膜２０とを備える。 - 特許庁

A plurality of kinds of transistor bulks having different a gate length and gate width, and different interval between a gate electrode and the contact of a source electrode or a drain electrode are arranged freely in an I/O buffer region and electrostatic protection capability and output drive capability are optimized by connecting transistor bulks, corresponding in number to requested functions or performances, arbitrarily through aluminum interconnect.例文帳に追加

入出力バッファ領域に、ゲート長やゲート幅、さらに、ソース電極やドレイン電極のコンタクトとゲート電極の間隔がそれぞれ異なるトランジスタのバルクを複数種類用意して自由に配置し、要求される機能や性能に応じた数のトランジスタのバルクを任意にアルミ配線により接続して静電保護能力や出力駆動能力の最適化を行う。 - 特許庁

Using a photoresist film 3e, which is a mask for etching/ removing a gate insulating film 7a in a formation region of a relatively thin gate insulating film, an impurity for adjusting the threshold voltage of an n- channel type field effect transistor and p-channel type field effect transistor having a relatively thin gate insulating film, is introduced in batch in a semiconductor substrate 1 exposed there.例文帳に追加

相対的に薄いゲート絶縁膜の形成領域におけるゲート絶縁膜７ａをエッチング除去するためのマスクであるフォトレジスト膜３ｅを用いて、そこから露出する半導体基板１に相対的に薄いゲート絶縁膜を持つｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタのしきい値電圧調整用の不純物を一括して導入する。 - 特許庁

The anti-fuse includes: a gate dielectric layer formed above a substrate; and a gate electrode including a body portion and a plurality of protruding portions extending from the body portion, wherein the body portion and the protruding portions are formed to contact on the gate dielectric layer; and a junction region formed in the substrate exposed to sidewalls of the protruding portions.例文帳に追加

本発明は、基板上に形成されたゲート絶縁膜と、本体部と、前記本体部から伸長された複数個の突出部を備え、前記本体部および前記突出部が前記ゲート絶縁膜上に接するように前記ゲート絶縁膜上に形成されたゲート電極と、前記突出部の側壁に露出した前記基板内に形成された接合領域と、を備える。 - 特許庁

Capacity wiring MM (Cs) is arranged to constitute a capacity Cs with at least one of the drain region SD of the transfer transistor Tx, a source region SD of a reset transistor Res, the gate electrode layer GE of the amplifier transistor Ami, and the conductive elements.例文帳に追加

容量配線ＭＭ（Ｃｓ）は、転送トランジスタＴｘのドレイン領域ＳＤ、リセットトランジスタＲｅｓのソース領域ＳＤ、増幅トランジスタＡｍｉのゲート電極層ＧＥ、および導電性要素のうち少なくとも１つと容量Ｃｓを構成するように配置されている。 - 特許庁

After this, the first insulating film 120a is left as it is in the N-type transistor formed region and a first space is selectively formed on the side of the P-type gate pattern 110b by means of the anisotropic etching of the first insulating film in the P-type transistor formed region.例文帳に追加

次いで、前記Ｎ型トランジスタ形成領域には前記第１絶縁膜１２０ａをそのまま残し、Ｐ型トランジスタ形成領域には前記第１絶縁膜を異方性食刻して前記Ｐ型ゲートパターン１１０ｂの側面に選択的に第１スペーサを形成する。 - 特許庁

The element isolation insulation film 6 is provided with a projected pattern part 6a which is projected to the side of the element isolation insulation film facing across the element active region on a planar pattern and the gate electrode crosses on the element active region, whose width is narrowed by the projected pattern part 6a.例文帳に追加

素子分離絶縁膜６は、平面パターン上で素子能動領域を挟んで対向する素子分離絶縁膜側に突出する凸状パターン部６ａを有し、凸状パターン部６ａにより幅が細くなった素子能動領域部分上をゲート電極が交叉している。 - 特許庁

The interlayer insulating film 7 has a contact hole 8' that reaches the surface of a drift region 12 passing through the interior of the opening 8 in the gate electrode 9, and part of the upper wiring 6 makes contact with the surface of the drift region 12 via the contact hole 8' to serve as a Schottky electrode.例文帳に追加

この層間絶縁膜７は、ゲート電極９の開口部８の内部を通ってドリフト領域１２の表面に達するコンタクトホール８’を有し、上部配線６の一部は、コンタクトホール８’を介してドリフト領域１２の表面に接触し、ショットキー電極として機能する。 - 特許庁

An N type region is formed which is contacted with part of a gate oxide film and a field oxide film formed between source and drain electrodes, and which has an impurity concentration higher than an N type impurity concentration of an SOI substrate until the N type region is brought into contact with an N type diffusion layer contacted with the drain electrode.例文帳に追加

ゲート酸化膜の一部及びソース電極とドレイン電極間に構成されたフィールド酸化膜に接触し、ドレイン電極に接するＮ型拡散層に接触するまで、ＳＯＩ基板のＮ型の不純物濃度よりも高い不純物濃度を有するＮ型の領域を形成する。 - 特許庁

In an element substrate 10 of the electro-optical device 100, the optical sensor 310 is formed on a region outside a pixel region 10b, and the optical sensor 310 is formed between an underlayer protective film 12 and a gate insulating film 2 formed on the light-transmitting substrate 10d.例文帳に追加

電気光学装置１００の素子基板１０において画素領域１０ｂの外側領域に光センサ３１０が形成されており、光センサ３１０は、透光性基板１０ｄ上に形成された下地保護膜１２とゲート絶縁膜２との層間に形成されている。 - 特許庁

A PMOSFET 100 is formed on an active region segmented by an element isolation insulating film 16, and a stress providing film 17 for applying a compression stress in a gate length direction on the channel region of the PMOSFET 100 is formed on the upper part of the element isolation film 16.例文帳に追加

素子分離絶縁膜１６によって区画された活性領域にＰＭＯＳＦＥＴ１００が形成されており、素子分離絶縁膜１６の上部には、ＰＭＯＳＦＥＴ１００のチャネル領域にゲート長方向に圧縮応力を印加する応力付与膜１７が形成されている。 - 特許庁

The source and drain regions of a memory cell transistor are formed on a semiconductor substrate, and after the gate electrode structure of the memory cell transistor and a selection transistor are formed on the semiconductor substrate, the source region of the selection transistor is formed to partially overlap the drain region of the memory cell transistor.例文帳に追加

半導体基板にメモリセルトランジスタのソース及びドレイン領域を形成し、半導体基板上にメモリセルトランジスタ及び選択トランジスタのゲート電極構造を形成した後に、メモリセルトランジスタのドレイン領域と部分的に重ねて選択トランジスタのソース領域を形成する。 - 特許庁

After forming the gate electrode layer 24 of polysilicon or the like as indicated by a broken line on the insulating film 20, an n^+-type source region 28 and an n^+-type drain region 30 are formed by an ion implantation processing with the lamination of the electrode layer 24 and the insulation film 20 and the insulating film 16 as masks.例文帳に追加

絶縁膜２０の上に破線で示すようにポリシリコン等のゲート電極層２４を形成した後、電極層２４及び絶縁膜２０の積層と絶縁膜１６とをマスクとするイオン注入処理によりＮ^＋型ソース領域２８及びＮ^＋型ドレイン領域３０を形成する。 - 特許庁

A removal region 7A for passing a first contact hole H1 connecting a gate electrode 3, a source electrode and a drain electrode of an MOS transistor T with a wiring layer 9 is formed to a hydrogen barrier film 7, and the first contact hole H1 is formed inside the removal region 7A.例文帳に追加

水素バリア膜７に、配線層９と、ＭＯＳトランジスタＴのゲート電極３、ソース電極及びドレイン電極とを接続する第一のコンタクトホールＨ１を通すための除去領域７Ａを形成し、この除去領域７Ａの内側に、第一のコンタクトホールＨ１を形成する。 - 特許庁

To provide a semiconductor device capable of collectively controlling thresholds of gate electrodes of transistors present in a one-conductive type region and transistors present in a reverse conductive type region, while inhibiting noise propagation and making the collective control in the regions where the respective transistors are formed.例文帳に追加

ノイズの伝搬を抑制しつつ、一導電型の領域中に存在するトランジスタおよび逆導電型の領域中に存在するトランジスタのゲート電極の閾値を、それぞれのトランジスタ形成領域においてまとめて制御することができる、半導体装置を提供する。 - 特許庁

On a third region R3 of the surface 301S1, a schottky gate electrode 304 having schottky contact with the third region R3 and having a thickness ≥5 μm is formed, and on the back face of the semi-insulating substrate 305, a metal layer 306 formed by a vapor deposition method or the like is arranged.例文帳に追加

表面３０１Ｓ１の第３領域Ｒ３上には、第３領域Ｒ３とのショットキー接触を有する厚み５μ以上のショットキーゲート電極３０４が形成され、半絶縁性基板３０５の裏面上には、蒸着法等によって形成された金属層３０６が配設される。 - 特許庁

A plurality of pixel parts of the solid-state imaging device each include; a photodiode for generating charge of an amount corresponding to quantity of incident light, an FD region as a charge storing part for storing the charge, and a first transistor having a gate electrode electrically connected to the FD region.例文帳に追加

固体撮像装置の複数の画素部それぞれは、入射光量に応じた量の電荷を発生するフォトダイオードと、該電荷を蓄積する電荷蓄積部としてのＦＤ領域と、ＦＤ領域と電気的に接続されたゲート電極を有する第１トランジスタと、を含む。 - 特許庁

A hydrogen barrier film 7 has a removal region 7A formed to bore a first contact hole H1 connecting the gate electrode 3, source electrode, and drain electrode of a MOS transistor T to a wiring layer 9, and the first contact hole H1 is formed inside the removal region 7A.例文帳に追加

水素バリア膜７に、配線層９と、ＭＯＳトランジスタＴのゲート電極３、ソース電極及びドレイン電極とを接続する第一のコンタクトホールＨ１を通すための除去領域７Ａを形成し、この除去領域７Ａの内側に、第一のコンタクトホールＨ１を形成する。 - 特許庁

A functional insulating film 14 is formed on the side face of the step section 11a of the electrode 13, the first region 11b, the step section 11a, and a second region 11c and the floating gate electrode 15 is formed astride the step section 11a on the functional insulating film 14.例文帳に追加

制御ゲート電極１３の段差部１１ａ側の側面、第１領域１１ｂ、段差部１１ａ及び第２領域１１ｃの上には機能絶縁膜１４が形成され、該機能絶縁膜１４上には浮遊ゲート電極１５が段差部１１ａを跨ぐように形成されている。 - 特許庁

Some p-type base regions 12 of the p-type base regions 10 and 12 without any n-type source region 3 are electrically connected with an emitter electrode 7 via contact holes 11 provided in the vicinity of the terminal ends of the trenches 21 and provided on the both sides of a gate runner 14 in an active region.例文帳に追加

そして、ｎ型ソース領域３のないｐ型ベース領域１０，１２のうちの一部のｐ型ベース領域１２とエミッタ電極７とを、トレンチ２１の終端部近傍と活性領域内のゲートランナー１４の両脇にそれぞれ設けたコンタクトホール１１を介して、電気的に接続する。 - 特許庁

A transfer circuit 20 is configured to transfer signal charges of an accumulating region 15 to a floating diffusion region 30 when in operation, and to interrupt the transfer of the signal charges when not in operation by means of a transfer gate 21 which is turned on and off in response to a transfer control signal TG.例文帳に追加

転送回路２０は、転送制御信号ＴＧに応答してオンオフする転送ゲート２１によって、作動時に蓄積領域１５の信号電荷をフローティングディフュージョン領域３０へ転送する一方で非作動時に信号電荷の転送を遮断するように構成される。 - 特許庁

To provide a method of manufacturing a semiconductor device, which is capable of forming a side wall without producing a dent on the surface of a substrate at the side wall of a gate electrode so as to stabilize the formation positions of diffusion layer regions, such as a source region, a drain region, etc., and to obtain a semiconductor device uniform in element characteristics.例文帳に追加

ゲート電極側壁の基板表面に掘れを発生させることなくサイドウォールを形成することが可能で、これによりソース／ドレインなどの拡散層領域の形成位置が安定化して素子特性が均一な半導体装置を得ることが可能な製造方法を提供する。 - 特許庁

The gate electrode 19 comprises a polysilcon layer 13 having an N channel region 13A and a P channel region 13B, a WSi_2 layer 14, a WSiN layer 15, a WN layer 16, and a W layer 17 formed contiguously to each other from the silicon substrate 10 side.例文帳に追加

ゲート電極１９は、シリコン基板１０側から、相互に隣接して形成されたＮチャネル領域１３ＡとＰチャネル領域１３Ｂとを有する多結晶シリコン層１３、ＷＳｉ_2層１４、ＷＳｉＮ層１５、ＷＮ層１６、及びＷ層１７を順次に備える。 - 特許庁

The P^+ source layer 11 is provided on both sides of the P^+ source layer 9 so as to come into contact with the P^+ source layer 9 between the element isolation region and the P^+ source layer 9, and the end part is provided at the center end part of the element formation region 20 so as to overlap the gate insulating film.例文帳に追加

Ｐ^＋ソース層１１は、素子分離領域とＰ^＋ソース層９の間にＰ^＋ソース層９と接するように、Ｐ^＋ソース層９の両側に設けられ、端部がゲート絶縁膜とオーバーラップするように素子形成領域２０の中央端部に設けられる。 - 特許庁

A part 6-7 which requires a defect check and is selected out of parts (e.g. a gate transistor region of a logic part), having a large effect on performance characteristics of a semiconductor device and furthermore being provided with circuit patterns that are fine and apt to be affected by micro defects, is considered as the specific region of the mask.例文帳に追加

マスクの特定領域としては、半導体装置の動作特性に多大な影響を与え、かつ、回路パターンが微細で微小欠陥の影響を受けやすい部分（例えばロジック部のゲートトランジスタ領域）における欠陥検査が必要な部分６−７が挙げられる。 - 特許庁

Each of protection diodes D1, D2 formed in the frame region 20 is formed by connecting a gate electrode and a drain electrode or a source electrode to a TFT (Thin Film Transistor) formed by the same process as that for a TFT formed in the display region 10 through a connection electrode 130.例文帳に追加

額縁領域２０に形成する保護ダイオードＤ１、Ｄ２は、表示領域１０に形成されるＴＦＴと同じプロセスで形成されるＴＦＴに対して接続電極１３０を用いてゲート電極とドレイン電極あるいはソース電極とを接続することによって形成される。 - 特許庁

To provide a technique by which increase in resistance and flocculation of a nickel silicide film which is formed on gate electrodes, a source region and a drain region of a MISFET can be suppressed while hydrogen, moisture or the like included in an interlayer insulating film can be efficiently eliminated.例文帳に追加

ＭＩＳＦＥＴのゲート電極、ソース領域およびドレイン領域にニッケルシリサイド膜を形成した場合に、このニッケルシリサイド膜の高抵抗化および凝集を抑制できる一方で、層間絶縁膜中に含まれる水素や水分を充分に除去できる技術を提供する。 - 特許庁

This vertical MOS semiconductor device has a 2nd conductivity type 1st semiconductor region 12 formed below a thick part 3b of a gate insulating film, and a 1st conductivity type 2nd semiconductor region 11 formed in contact with the 1st semiconductor 12.例文帳に追加

この縦型ＭＯＳ半導体装置では、ゲート絶縁膜の厚い部分３ｂの下方には第２導電型の第１の半導体領域１２が形成されており、この第１の半導体１２と接するように第１導電型の第２の半導体領域１１が形成されている。 - 特許庁

The organic ferroelectric memory 100 comprises a polysilicon layer 40 having a source region 42 and a drain region 44, an organic ferroelectric layer 50 formed on the polysilicon layer 40, and a gate electrode 60 formed on the organic ferroelectric layer 50.例文帳に追加

本発明にかかる有機強誘電体メモリ１００は、ソース領域４２およびドレイン領域４４を有するポリシリコン層４０と、前記ポリシリコン層４０の上方に形成された有機強誘電体層５０と、前記有機強誘電体層５０の上方に形成されたゲート電極６０と、を含む。 - 特許庁

On the active matrix substrate 1, where a TFT 14 is connected to each picture element electrode 16 arranged on a transparent substrate in a matrix, the parasitic capacitance Cgd is formed by a region, where the gate electrode 14G overlaps with the drain electrode 14D, and the periphery region.例文帳に追加

透明基板上にマトリクス状に配置された各絵素電極１６にＴＦＴ１４が接続されたアクティブマトリクス基板１において、ゲート電極１４Ｇとドレイン電極１４Ｄとが重なり合う領域およびその周縁領域とによって寄生容量Ｃｇｄが形成される。 - 特許庁

The warpage of an IGBT chip 1 is reduced by suppressing the bimetal effect by partially removing a Ni film not shown in the Fig. in a divided region 11 on the side of a collector electrode 10 onto which a divided region 9 of the emitter electrode 2 divided by the gate wire 4 is vertically projected.例文帳に追加

ゲート配線４で分割されるエミッタ電極２の分割領域９を垂直投影したコレクタ電極１０側の分割領域１１の図示しないＮｉ膜を部分的に除去することでバイメタル効果を抑制して、ＩＧＢＴチップ１の反り量を低減する。 - 特許庁

The source terminals 4a, 4b are connected with the source electrodes 13a, 13b, extending on the surface of the semiconductor chip 2 and disposed evenly, in a region other than gate electrode 14a, 14b formation region on the surface of the semiconductor chip 2 via the bump electrode 16.例文帳に追加

ソース端子４ａ，４ｂは、半導体チップ２の表面上に延在し、半導体チップ２の表面のゲート用電極１４ａ，１４ｂ形成領域以外の領域にまんべんなく配置されたソース用電極１３ａ，１３ｂとバンプ電極１６を介して接続されている。 - 特許庁

To provide a method for manufacturing semiconductor device which prevents the protrusion of a silicide film formed in a source/drain contact region toward a silicon substrate side, wherein a driving force is given by giving stress to a channel region, and avoids the occurrence of a junction leakage defect and a gate leakage defect, and a manufactured semiconductor.例文帳に追加

チャネル領域に応力を与えるため、ソース・ドレイン・コンタクト領域に形成されるシリサイド膜がシリコン基板側に突出することを防ぎ、接合リーク不良の発生やゲートリーク不良の発生を回避する半導体装置の製造方法及び製造された半導体装置の提供。 - 特許庁

A method for manufacturing the semiconductor device comprises the steps of forming a gate electrode 3 on a semiconductor substrate 1 via an insulating film 2, and forming a p-type base region 6 and an n+ type emitter region 7 on a thin film semiconductor layer 11 formed on the electrode 3 via an insulating film 5 through a coupled semiconductor 12 from the surface of the substrate 1.例文帳に追加

半導体基板1 上に絶縁膜2 を介してゲート電極3 を形成し、半導体基板1 表面から連結半導体部12を経てゲート電極3 上に絶縁膜5 を介して形成された薄膜半導体層11にｐベース領域6 、ｎ^+ エミッタ領域7 を形成する。 - 特許庁

The semiconductor device has an element isolating and insulating layer 2, a semiconductor surface region 1A in the periphery of the element isolating and insulating layer 2, and a gate electrode 4 which is formed over the semiconductor surface region 1A via an insulating film with both ends in one direction overlapped over the element isolating and insulating layer 2.例文帳に追加

素子分離絶縁層２と、素子分離絶縁層２の周囲の半導体表面領域１Ａと、半導体表面領域１Ａ上に絶縁膜を介して形成され一方向の両端が素子分離絶縁層２上に重なっているゲート電極４と、を有する。 - 特許庁