「gate region」に関連した英語例文の一覧と使い方(71ページ目) - Weblio英語例文検索

A gate electrode is formed at the specified position of a semiconductor substrate, a protective film covering the semiconductor substrate and the gate electrode is formed in the memory region of the semiconductor substrate, and then the entire surface of the semiconductor device is covered with an insulating film having etching selectivity with respect to the protective film.例文帳に追加

半導体基板の所定の位置にゲート電極を形成し、当該半導体基板のメモリ領域において、半導体基板とゲート電極とを覆うプロテクション膜を形成し、その後、半導体装置全面を、プロテクション膜に対するエッチング選択比を有する絶縁膜で覆う。 - 特許庁

Therefore, this device has a structure in which a source contact layer 61a can be stored on a region between the gate electrode layers, while avoiding contact of the drain-gate connect layer with the source contact layer 61a, i.e., a structure in which at least a portion of the source contact layer 61a does not exceed a dotted line 87.例文帳に追加

このため、ドレイン−ゲート接続層とソースコンタクト層６１ａとの接触を避けつつ、ソースコンタクト層６１ａをゲート電極層間領域上に収めるこができる構造、つまり、ソースコンタクト層６１ａの少なくとも一部が点線８７を越えない構造となる。 - 特許庁

In the ion implantation dp01, the memory gate electrode MG1 and the first protective film pt1 formed on a side wall thereof serve as an ion implantation mask, and the n-type ion implantation region n1 is formed at a distance of the thickness of the first protective film p1 from the memory gate electrode MG1.例文帳に追加

イオン注入ｄｐ０１では、メモリゲート電極ＭＧ１およびその側壁に形成した第１保護膜ｐｔ１がイオン注入マスクとなり、メモリゲート電極ＭＧ１から、第１保護膜ｐｔ１の厚さ分だけ離れた位置に、ｎ型イオン注入領域ｎ１を形成する。 - 特許庁

To avoid a so-called process antenna problem that an insulating film under a gate electrode of a transistor formed over a semiconductor substrate is damaged by accumulated charge when wiring connected to the relevant gate electrode is formed while the requirement for the signal transmission characteristic of a wiring region is satisfied and the number of manufacturing processes requiring mask correction is controlled.例文帳に追加

半導体基板上に形成されるトランジスタのゲート電極下の絶縁膜が、当該ゲート電極に接続される配線の形成時の蓄積電荷によりダメージを受けるプロセスアンテナ問題を回避しつつ配線レイアウトの変更を行うことが容易でない。 - 特許庁

Kanda Myojin-Shine which enshrined TAIRA no Masakado, a renown samurai who sought the independence of the Kanto region and who said to have later turned into a vengeful ghost, was relocated from Ote-mon Gate (The area surrounding the present day Kubi-zuka [Mound of Heads]) to Surugadai to the northeast of Edo Castle which was known as a kimon (Literally translated as the "demons gate," which signified an inauspicious direction in Onmyodo [yin-yang philosophy]), and enshrined their as a Shinto deity and protector of Edo. 例文帳に追加

関東の独立を掲げた武将で、代表的な怨霊でもある平将門を祭る神田明神は、大手門前（現在の首塚周辺）から、江戸城の鬼門にあたる駿河台へと移され、江戸惣鎮守として奉られた。 - Wikipedia日英京都関連文書対訳コーパス

Two ohmic electrodes 39, 40 formed on a semiconductor substrate, at least two gate electrodes 41, 42 arranged between the two ohmic electrodes 39, 40, and a conductive region 45 interposed between adjacent gate electrodes are provided to constitute a field effect transistor.例文帳に追加

電界効果型トランジスタを成すように、半導体基板上に形成された２個のオーミック電極３９，４０と、上記２個のオーミック電極の間に配置された少なくとも２個のゲート電極４１，４２と、隣り合うゲート電極の間に挟まれて配置された導電領域４５とが備えられる。 - 特許庁

A spacer film 112 is formed on the side wall of the gate electrode, and impurities of a second conductivity-type are implanted into the surface layer parts of the first and second regions, with the use of the gate electrodes and spacer film as masks for second activation treatment and to form a second impurity diffusion region 110.例文帳に追加

ゲート電極の側壁上にスペーサ膜１１２を形成し、次いでゲート電極とスペーサ膜とをマスクとして第１領域と第２領域の表層部とに第２導電型の不純物を注入し第２の活性化処理を行い第２の不純物拡散領域１１０を形成する。 - 特許庁

In a semiconductor device having in order a shield layer 2, a channel region, a semiconductor layer 3 constituting source and drain regions, a first insulating layer 4, which is a gate insulating layer, and a gate electrode 5 on an insulative substrate 1, the layer 2 has a silicon oxide film doped with a group V element.例文帳に追加

絶縁性基板１上に順次遮蔽層２、チャネル領域、ソース・ドレイン領域を構成する半導体層３、ゲート絶縁層である第１の絶縁層４、ゲート電極５を有する半導体素子において、遮蔽層２がＶ族元素が添加されたシリコン酸化膜を有する。 - 特許庁

The detecting part obtains two scanning images when each of the gate drive circuits are driven, detects non-driven parts on each of the scanning images, and detects the non-driven states of the TFT array region and the gate drive circuits based on the emerging state of the non-driven part detected on the each of the scanning images.例文帳に追加

検出部は、各ゲート駆動回路の駆動時における２つの走査画像を取得し、各走査画像上の非駆動部位を検出し、各走査画像で検出された非駆動部位の出現状態に基づいてＴＦＴアレイ領域とゲート駆動回路の非駆動状態を検出する。 - 特許庁

Therefore, since it is possible to enlarge a display region for the type display marks in comparison with the case of displaying the type display marks according to the types of the gates correspondingly to individual gates, it is possible to perform gate guidance in such a way that the driver may easily discriminate the type of each gate.例文帳に追加

このため、個々のゲートに対応して、各ゲートの種類に応じた種類表示マークを表示する場合に比較して、種類表示マークの表示領域を大きくすることができるので、運転者が各ゲートの種類を判別し易いゲート案内を行なうことができる。 - 特許庁

On the surface of a mesa region inside a trench 26, where a gate electrode 28 is embedded via a gate insulating film 27 at a lower half part and between adjacent trenches 26; a glass film 29 containing n-type impurities is deposited to the thickness which is 1/2 the opening width of the trench 26.例文帳に追加

下半部にゲート絶縁膜２７を介してゲート電極２８が埋め込まれたトレンチ２６内および隣り合うトレンチ２６間のメサ領域の表面上にｎ型不純物を含有するガラス膜２９を、トレンチ２６の開口幅の１／２以下の厚さに堆積する。 - 特許庁

A third MOSFET comprises a third n-type gate electrode 17A, formed on a third gate insulating film 16 of a relatively thick film, while a third low-concentration impurity layer 20 is provided on the channel region side of a third heavily-doped layer 26.例文帳に追加

第３のＭＯＳＦＥＴは、相対的に大きい膜厚を持つ第３のゲート絶縁膜１６の上に形成された第３のｎ型ゲート電極１７Ａを有すると共に、第３の高濃度不純物層２６のチャネル領域側に第３の低濃度不純物層２０を有している。 - 特許庁

After the second transistor formation region of the laminated film is selectively removed, a second thermal oxidation is performed to form a gate insulating film 13 of the second MOS transistor, while a second thermal-oxidation film 13a in the gate insulating film 12 of the first MOS transistor is formed at the same time.例文帳に追加

この積層膜のうち第２トランジスタ形成領域２の部分を選択的に除去した後、第２回目の熱酸化を行なって、第２ＭＯＳトランジスタのゲート絶縁膜１３を形成すると同時に、第１ＭＯＳトランジスタのゲート絶縁膜１２のうちの第２の熱酸化膜１３ａを形成する。 - 特許庁

The zones 13n and 13p reduce the resistance of a channel coupling between a channel region 63 controlled by the potential of a gate electrode 21 and respective source/drain regions 61 and 62, and also reduce the overlap capacitance between the gate electrode 21 and the respective source/drain regions 61 and 62.例文帳に追加

この濃縮帯１３ｎ、１３ｐは、各ソース／ドレイン領域６１、６２と、ゲート電極２１の電位によって制御されているチャネル領域６３との間のチャネル連結部の抵抗を低減し、ゲート電極２１と各ソース／ドレイン領域６１、６２との間のオーバーラップ容量を低減する。 - 特許庁

In a region directly above the gate electrode 1 lying between first layer metals (1AL) 4 and 5, a metal dummy pattern 6 having width W (<L) in the first direction D1 is arranged while extending in the second direction D2 orthogonal to the longitudinal direction of the gate (current flow direction).例文帳に追加

第１層メタル（１ＡＬ）４，５で挟まれたゲート電極１の直上方領域に、第１方向Ｄ１に関する幅Ｗ（＜Ｌ）を有し且つゲート長方向（電流の流れる方向）に直交する第２方向Ｄ２に延在するメタルダミーパターン６が、配設されている。 - 特許庁

To provide a semiconductor storage apparatus which includes a plurality of semiconductor devices whose functions are different from each other, and in which the height of an interface between a gate insulating film and a gate electrode of each semiconductor device is almost the same, and in which each semiconductor device is arranged in a proper region of each partial SOI substrate.例文帳に追加

機能が異なる複数の半導体素子を含み、各半導体素子のゲート絶縁膜とゲート電極との界面の高さが略同じであり、各半導体素子をそれぞれ部分ＳＯＩ基板の適切な領域に配置した半導体記憶装置を提供する。 - 特許庁

While a conductive film 15 in a logic region Rlogc remains, a control gate electrode 17 of a non-volatile memory element, an interelectrode- insulating film 18, and a floating gate electrode 19 are formed in a memory region Rmemo, an insulating film 22 for injection protection is formed on a substrate, and ion implantation for forming the source and drain diffusion layer of the non-volatile memory element is made.例文帳に追加

ロジック領域Ｒlogcにおける導体膜１５を残したままで、メモリ領域Ｒmemoにおいて不揮発性メモリ素子の制御ゲート電極１７，電極間絶縁膜１８及び浮遊ゲート電極１９を形成した後、基板上に注入保護用の絶縁膜２２を形成した後、不揮発性メモリ素子のソース・ドレイン拡散層を形成するためのイオン注入を行なう。 - 特許庁

The semiconductor device 100 includes a transistor with a substrate 102 on which source and drain regions 112 and 113, both of a first conductivity type, and a channel region 108 of a second conductivity type between the source and drain are formed, and a gate electrode 122 formed in the channel region 108 to bury a trench 162 formed so the depth thereof changes intermittently in the width direction of the gate.例文帳に追加

半導体装置１００は、第１導電型のソース領域１１２およびドレイン領域１１３、これらの間に第２導電型のチャネル領域１０８が形成された基板１０２と、チャネル領域１０８において、ゲート幅方向に断続的に深さが変化するように形成されたトレンチ１６２を埋め込むように形成されたゲート電極１２２とを有するトランジスタを含む。 - 特許庁

An isolation structure 117 is formed on a semiconductor substrate for limiting an active region, a gate structure insulated from the surface of the active region is formed, amorphous Si film is formed on the gate structure, the surface of the substrate and the isolation structure and the first and second parts of the amorphous Si film are respectively converted into an epitaxial film 145 and a polysilicon film 143.例文帳に追加

半導体基板に分離構造１１７を形成して活性領域を限定し、活性領域の表面から絶縁されたゲート構造を形成し、非晶質Ｓｉ膜をゲート構造や基板表面及び分離構造に形成し、非晶質Ｓｉ膜の第１部分をエピタキシャル膜１４５に、非晶質Ｓｉ膜の第２部分をポリＳｉ膜１４３に変換する。 - 特許庁

An oxide layer is etched, by which a first oxide spacer 108 is left on a substrate adjacent to the gate polysilicon layer 112, the gate polysilicon layer 112 and the source region 106 of the substrate are selectively etched using a nitride layer or the like deposited on the oxide spacer 108 as a mask, and a recess 117 which includes a vertical plane and a horizontal plane is formed adjacent to the source region 106.例文帳に追加

酸化物層をエッチングして、基板上にゲート１１２に隣接させて第一酸化物スペーサ１０８を残し、その上に堆積した窒化物層等をマスクとしてゲートポリシリコン層１１２及び基板におけるソース領域１０６を選択的にエッチングして、実質的に垂直な面と水平な面を含む凹部１１７をソース領域１０６の隣に形成する。 - 特許庁

A gate oxide film 12, a gate electrode 13, and a protective insulating film 14 are sequentially formed on a semiconductor substrate surface 11 and impurity injection is conducted, and after the formation of an extremely shallow impurity diffusion region 18, a semiconductor material film 21 having an impurity diffusion rate higher than that of the semiconductor substrate 11 is deposited on the extremely shallow impurity diffusion region 18.例文帳に追加

半導体基板面１１にゲート酸化膜１２、ゲート電極１３、保護絶縁膜１４を順次形成した後、不純物注入を行い、極浅不純物拡散領域１８を形成後、極浅不純物拡散領域１８上に、半導体基板１１の不純物拡散係数以上の不純物拡散係数を有する半導体材料膜２１を成膜する。 - 特許庁

A drain line DL is electrically connected by the intermediary of a drain connection line DJ to the drain electrode DE through a contact hole DC formed in the upper region of the gate line GL, and a pixel electrode PE is electrically connected by the intermediary of a pixel electrode connection line PJ to a source electrode SE through a contact hole SC formed in the upper region of the gate line GL.例文帳に追加

ドレイン線ＤＬはドレイン接続線ＤＪを介してゲート線ＧＬ上方の領域に形成されたコンタクトホールＤＣを通してドレイン電極ＤＥと電気的に接続しており、画素電極ＰＥは画素電極接続線ＰＪを介してゲート線ＧＬ上方の領域に形成されたコンタクトホールＳＣを通してソース電極ＳＥに電気的に接続している。 - 特許庁

In a reverse conducting type semiconductor device B1 having IGBT element regions J1 and diode element regions J2 mixed with each other in a single semiconductor substrate 2, a length whereby each second trench gate electrode TG2 of each diode element region J2 protrudes from its anode layer 50 is longer than a length whereby each first trench gate electrode TG1 of each IGBT element region J1 protrudes from its body layer 30.例文帳に追加

同一半導体基板２にＩＧＢＴ素子領域Ｊ１とダイオード素子領域Ｊ２が混在している逆導通型の半導体装置Ｂ１において、ダイオード素子領域Ｊ２の第２トレンチゲート電極ＴＧ２がアノード層５０から突出している長さが、ＩＧＢＴ素子領域Ｊ１の第１トレンチゲート電極ＴＧ１がボディ層３０から突出している長さよりも長い。 - 特許庁

A silicon oxide film for gate insulating films 25b, 25d of a control transistor and a high withstand voltage MISFET is formed by thermal oxidation and by CVD after the thermal oxidation, and the silicon oxide film is removed in a MISFET formation region 1B, and thereafter a silicon oxide film for a gate insulating film 25c is formed in the MISFET formation region 1B by thermal oxidation processing.例文帳に追加

制御用トランジスタおよび高耐圧用のＭＩＳＦＥＴのゲート絶縁膜２５ｂ，２５ｄ用の酸化シリコン膜を熱酸化と該熱酸化後のＣＶＤにより形成してから、この酸化シリコン膜をＭＩＳＦＥＴ形成領域１Ｂで除去し、その後、熱酸化処理によりＭＩＳＦＥＴ形成領域１Ｂにゲート絶縁膜２５ｃ用の酸化シリコン膜を形成する。 - 特許庁

Each of the plurality of field effect transistors 50 includes a source region 130 and a drain region 140 formed with an interval on a substrate 100, a gate 160 formed on the substrate 100 and on the interval, a source contact 172 formed on the substrate 100 and connected to the source region, and a drain contact 182 formed on the substrate 100 and connected to the drain region 140.例文帳に追加

複数の電界効果型トランジスタ５０は、それぞれ、基板１００に間隔を置いて形成されたソース領域１３０およびドレイン領域１４０と、当該間隔上であって基板１００上に形成されたゲート１６０と、基板１００上に形成されソース領域に接続されるソースコンタクト１７２と、基板１００上に形成されドレイン領域１４０に接続されるドレインコンタクト１８２とを含む。 - 特許庁

This device comprises a semiconductor substrate including a memory transistor region and a selection transistor region, a word line arranged on the memory transistor region of the semiconductor substrate, first and second selection lines arranged on the selection transistor region of the semiconductor substrate, a tunnel insulating film interposed between the word line and the semiconductor substrate and a selection gate insulating film interposed between the first and second selection lines and the semiconductor substrate.例文帳に追加

この装置は、メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板、半導体基板のメモリトランジスタ領域上に配置されるワードライン、半導体基板の選択トランジスタ領域上に配置される第１及び第２選択ライン、ワードラインと半導体基板との間に介在されるトンネル絶縁膜及び第１及び第２選択ラインと半導体基板との間に介在される選択ゲート絶縁膜を含む。 - 特許庁

The semiconductor device is equipped with a semiconductor substrate and a MOS-type semiconductor element formed in the element region of the semiconductor substrate while at least one corner of the element region or the end parts of the same, which are superposed on a gate electrode, are given a concentration of impurities, which is lower than those of the element region.例文帳に追加

半導体基板と、この半導体基板の素子領域に形成されたＭＯＳ型半導体素子とを具備し、前記素子領域の角部の少なくとも１つ、又は前記素子領域の、ゲ−ト電極と重なる領域の端部は、前記素子領域のそれら以外の部分よりも低い不純物濃度を有することを特徴とする。 - 特許庁

The semiconductor element includes a semiconductor nano-wire 1 having a first region 7 provided with pn junction or pin junction, and a second region 8 provided with a field effect transistor structure; a pair of electrodes (2, 3) to be connected to both ends of the semiconductor nanowire 1; and a gate electrode 4 provided on at least one part of the second region via an insulation layer 5.例文帳に追加

ＰＮ接合またはＰＩＮ接合を備える第１の領域７と、電界効果型トランジスタ構造を備える第２の領域８とを有する半導体ナノワイヤ１と、半導体ナノワイヤ１の両端に接続される一対の電極（２，３）と、第２の領域の少なくとも一部に絶縁層５を介して設けられているゲート電極４とを備えている。 - 特許庁

The SONOS EEPROM is adapted such that, although an electric charge trapping layer 140a is formed at both ends of a gate, i.e., in a junction region of a source 190 and a drain 195, an electron charged region and a hole charged region are brought into coincidence with each other to improve cell efficiency by forming locally thick adjacent portion of the joint.例文帳に追加

メモリ場所である電荷トラッピング層１４０ａをセルのゲート両端、すなわちソース１９０及びドレーン１９５接合領域に形成させるが、接合隣接部位を局部的に厚く形成することによって電子充電領域及びホール充電領域を一致させてセル効率を向上させたＳＯＮＯＳ ＥＥＰＲＯＭである。 - 特許庁

To provide a semiconductor element operating in the normally-off mode and in a high-breakdown voltage and high-current state by forming a Schottky electrode in a source region of an FET, including an ohmic pattern electrode therein, and forming a gate electrode in a part of a source electrode region and a part of a nitride semiconductor region, and provide a manufacturing method for the same.例文帳に追加

ＦＥＴのソース領域にショットキー電極を形成し、内部にオミックパターン電極を備え、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフ動作すると共に高耐圧及び高電流で動作可能な、半導体素子及び製造方法を提供する。 - 特許庁

A side wall is formed on the lateral sides of a gate electrode 4 in an n-channel transistor formation schedule region 51n by etching back the insulating film 6, and an n-type impurity introduced region is formed within the n-channel transistor formation scheduled region 51n by introducing an n-type impurity in the top surface of the semiconductor substrate 1 using the side wall as a mask.例文帳に追加

絶縁膜６のエッチバックを行うことにより、ｎチャネルトランジスタ形成予定領域５１ｎ内のゲート電極４の側方にサイドウォールを形成し、ｎチャネルトランジスタ形成予定領域５１ｎ内において、このサイドウォールをマスクとして半導体基板１の表面にｎ型不純物を導入してｎ型不純物導入領域を形成する。 - 特許庁

In manufacture, an unwanted portion on the STI film in the second polycrystalline silicon film for formation of the floating gate electrode and the unwanted portion on the source formation region are removed separately by the first mask covering the whole surface of the stripe-form active region and the second mask covering the whole surface of the drain formation region in place of being removed in one process.例文帳に追加

製造時には、フローティングゲート電極形成用の第２の多結晶シリコン膜におけるＳＴＩ膜上の不要部分及びソース形成領域上の不要部分を一度の工程で除去する代わりに、ストライプ形状の活性領域の全面を覆う第１のマスクと、ドレイン形成領域の全面を覆う第２のマスクとにより別々に除去する。 - 特許庁

The semiconductor device includes a support substrate 6, an insulating layer 8 formed on the support substrate 6, a semiconductor layer which is formed on the insulating layer 8 and has a thickness partially changing at least at two steps, and an insulating gate type field-effect transistor formed in a semiconductor region containing a region where the semiconductor layer is relatively thick and a region where the semiconductor layer is relatively thin.例文帳に追加

支持基板６と、支持基板６上に設けられた絶縁層８と、絶縁層８上に設けられた部分的に少なくとも厚さが２段階に異なる半導体層と、半導体層の相対的に厚い領域と薄い領域とを含んでなる半導体領域に設けられた絶縁ゲート型電界効果トランジスタと、を有する半導体装置である。 - 特許庁

The electronic display device comprises a substrate, forming peripheral regions on the periphery of the display region on the substrate, forming a plurality of pixel sections by intersection of a plurality of gate lines and a plurality of data lines with each other and at least one optical sensor which is formed on the peripheral region of one side of the display region and senses the intensity of the external light.例文帳に追加

電子ディスプレイ装置は、基板、前記基板上の前記表示領域の周辺に周辺領域を形成し、複数のゲートラインと複数のデータラインが互いに交差して複数の画素部を形成し、そして前記表示領域の一側の周辺領域に形成されており、外部光の強さを感知する少なくとも一つの光感知部を具備する。 - 特許庁

In the n-type MOS transistor Q10b, the p-type impurity of low concentration is introduced in an LDD region 8, and since drain side and source side n+ impurity regions 10 are separated from a channel-forming region by such a p- impurity region, the gap of drain and source is held in off state, even if the gate voltage is impressed.例文帳に追加

ｎ型ＭＯＳトランジスタＱ１０ｂにおいては、ＬＤＤ領域８に低濃度のｐ型不純物が導入されており、このｐ−不純物領域によってドレイン側およびソース側のｎ＋不純物領域１０がチャネル形成領域から分離されるため、ゲート電圧を印加してもドレイン−ソース間はオフ状態に保持される。 - 特許庁

When manufacturing a first semiconductor device having a first transistor, a second transistor, and a third transistor having a thick gate insulation film, a first lightly doped region 6a in the first transistor, a coating film 20, a second lightly doped region 6b in a second transistor, and a third lightly doped region 6c in a third transistor are formed in this order.例文帳に追加

第１トランジスタ、第２トランジスタ、及びゲート絶縁膜が厚い第３トランジスタを有する第１半導体装置を製造する場合は、第１トランジスタの第１低濃度不純物領域６ａ、被覆膜２０、第２トランジスタの第２低濃度不純物領域６ｂ、及び第３トランジスタの第３低濃度不純物領域６ｃの順に形成する。 - 特許庁

The solid state image sensor 21 comprises a plurality of sensor parts 11, a read gate part 12, and a transfer register 13 consisting of a transfer region 5 and a transfer electrode 7 wherein the transfer region 5 and the sensor part 11 are fabricated in a semiconductor layer 1 and the surface of the semiconductor layer 1 in the transfer region 5 is formed deeper than the surface of the sensor part 11.例文帳に追加

複数のセンサ部１１と、読み出しゲート部１２と、転送領域５及び転送電極７から成る転送レジスタ１３とを有し、転送領域５及びセンサ部１１が半導体層１内に形成され、この半導体層１の転送領域５の表面がセンサ部１１の表面よりも深く形成されている固体撮像素子２１を構成する。 - 特許庁

The gate interconnection 14 and the source interconnection 13 are each connected to a different N^+-type region 10, the planar shapes of two P-type regions 11 adjacent to the N^+-type region 10 differ between the N^+-type regions 10, and the planar shapes of the two N^+-type regions 10 adjacent to the P-type region 11 differ.例文帳に追加

ゲート配線１４およびソース配線１３は、それぞれ異なるＮ^＋型領域１０に接続されており、それらのＮ^＋型領域１０の間において、Ｎ^＋型領域１０に接する２つのＰ型領域１１の平面形状が異なり、Ｐ型領域１１に隣接する２つのＮ^＋型領域１０の平面形状が異なっている。 - 特許庁

A first gate electrode 10 and a second drain electrode 13 are linear electrodes whose lengths are shorter than that of a source electrode 9 with an isolating region 20 provided at both ends, and a region surrounded with two isolating regions and the source electrode 9 is a P-channel MOS region PR where a P-channel MOS transistor is formed.例文帳に追加

第１ゲート電極１０および第２ドレイン電極１３はソース電極９の長さを超えない長さの直線状の電極であり、各々の両端部には分離領域２０が配設され、２つの分離領域２０とソース電極９とで囲まれる領域が、ＰチャネルＭＯＳトランジスタが形成されるＰチャネルＭＯＳ領域ＰＲとなる。 - 特許庁

To obtain proper luminance average of a background region, and to accurately extract a point(target point) in the region of a target object, even when an unexpected object(including the object itself) is overlapped with a gate, where the background region is assumed related to a technology to detect a target such as a ship from digital image data, such as satellite photographs.例文帳に追加

衛星写真等のデジタル画像データから、船舶等の目標を検出する技術に係り、背景領域を想定しているゲートに、想定外の対象物（目標物自身を含む）が重なっている場合にも、背景領域の適切な輝度平均を求め、正確に目標物の領域内の点（目標点）を抽出することを課題とする。 - 特許庁

The edges (edge on side of source 7) of the N-type drain region 4 and the edges of a pair of N-type source regions 7 and 7 formed on both the sides of the drain region 4 are positioned through a self-aligned method in which the gate electrodes 6a and 6b are used as mask, by which the drain region 4 and the source regions 7 are formed.例文帳に追加

Ｎ型ドレイン領域４の両端縁（ソース７側の両端縁）及びこのＮ型ドレイン領域４の両側に形成される一対のＮ型ソース領域７、７のドレイン４側の端縁を、共に、第１及び第２のゲート電極６ａ、６ｂをマスクとするセルフアラインにより位置規定するするように、ドレイン領域４及びソース領域７を形成する。 - 特許庁

A first circuit for lighting inspection connected to a drain signal line and a second circuit for lighting inspection connected to a gate signal line are formed on the periphery of the display region, and respective terminals connected to output bumps of a semiconductor chip in the semiconductor chip mounting region and a third inspection circuit for inspecting disconnection in respective lead lines which are connected to the drain signal line and the gate signal line are formed on the semiconductor chip mounting region.例文帳に追加

ドレイン信号線と接続される第１点灯検査用回路、ゲート信号線と接続される第２点灯検査用回路を表示領域の周辺に形成し、 半導体チップ搭載領域における前記半導体チップの出力バンプと接続される端子のそれぞれと前記ドレイン信号線および前記ゲート信号線と接続される各引き出し線における断線を検査する第３検査用回路を前記半導体チップ搭載領域に形成する。 - 特許庁

The ferroelectrics memory cell used for an FeRAM element includes a first active region 10 including the gate of a depletion type transistor, a second active region 20 including the gate of an enhancement type transistor and abutting on the first active region 10, a word line 66 connected with the gates of the depletion type and enhancement type transistors, and a ferroelectrics capacitor for storing data therein and connected with the drain of the enhancement type transistor.例文帳に追加

ＦｅＲＡＭ素子に用いられる強誘電体メモリセルにおいて、空乏形トランジスタのゲートを含む第１活性領域１０と、エンハンスメント形トランジスタのゲートを含んで、前記第１活性領域と接する第２活性領域２０と、前記空乏形トランジスタのゲート及び前記エンハンスメント形トランジスタのゲートが接続されているワードライン６６と、データを貯蔵し、前記エンハンスメント形トランジスタのドレインに接続された強誘電体キャパシタとを含んでなる。 - 特許庁

A pixel of the CMOS image sensor includes a first conductive substrate, a second conductive photo diode region formed on the first conductive substrate, a transfer gate formed on the first conductive substrate, a floating diffusion layer formed between the second conductive photo diode region and the transfer gate on the first conductive substrate, a dielectric film laminated on the second conductive photo diode region and a capacitor electrode.例文帳に追加

ＣＭＯＳイメージセンサーのピクセルは、第１導電性の基板と、前記第１導電性の基板上に形成された第２導電性のフォトダイオード領域と、前記第１導電性の基板上に形成されたトランスファーゲートと、前記第１導電性の基板上の前記第２導電性のフォトダイオード領域と前記トランスファーゲートとの間に形成された浮遊拡散層と、前記第２導電性のフォトダイオード領域上に積層された誘電膜及びキャパシター電極を含む。 - 特許庁

In the semiconductor integrated circuit apparatus, a drain D, a gate G, a source S, and a back gate BG in a high-concentration diffusion region are formed in this order, and an insulating gate field effect transistor having a drain output terminal pad is included.例文帳に追加

ドレインＤ、ゲートＧ、ソースＳ及び高濃度拡散領域のバックゲートＢＧが、この順序で形成され、ドレイン出力端子ｐａｄを有する絶縁ゲート電界効果型トランジスタを含む半導体集積回路装置において、バックゲート用に形成された前記高濃度拡散領域の一部分の、ドレイン出力端子ｐａｄが設けられた位置とは反対側のみに金属配線を設ける。 - 特許庁