「gate region」に関連した英語例文の一覧と使い方(70ページ目) - Weblio英語例文検索

As the high driving force gate 10ph or 20ph is disposed in the discontinuous active region R10p or the two-input active region R20p, a high driving p-channel-type MISFET can be attained by utilizing a right hole caused by a lattice distortion.例文帳に追加

不連続活性領域Ｒ１０ｐ 又は２入力型活性領域Ｒ２０ｐ に、高駆動力型ゲート１０ｐｈ又は２０ｐｈが配置されているので、格子歪みによって生じたライトホールを利用して高駆動型Ｐチャネル型ＭＩＳＦＥＴが得られる。 - 特許庁

The delay circuit 200 is provided with: a field effect transistor(FET) 210 whose source region and source region are connected to a signal transmission path 206; and an applied voltage control section 220 that controls the voltage applied to the gate electrode of the FET 210.例文帳に追加

信号が伝送する経路２０６に、ソース領域及びドレイン領域が接続された電界効果型トランジスタ（ＦＥＴ）２１０と、ＦＥＴ２１０のゲート電極に対して印加する電圧を制御する印加電圧制御部２２０とを備えた遅延回路２００。 - 特許庁

The insulator film 2 has an elongated groove 810, which extends along the pixel electrode side LDD region 1c, and the gate electrode 31a has an inner groove portion 33 that is extended from a portion overlapping the channel region 1a' to at least a part inside the groove 810.例文帳に追加

絶縁膜２には、画素電極側ＬＤＤ領域１ｃに沿った長手状の溝８１０が形成されており、ゲート電極３１ａは、チャネル領域１ａ´に重なる部分から溝８１０内の少なくとも一部に延設された溝内部分３３を有する。 - 特許庁

Quantity of a current flowing from one source/drain diffusion region to the other source/drain diffusion region upon application of a voltage to the gate electrode 3 can be varied depending on the quantity of charges held in the charge holding section consisting of the charge storage film 23 and the fine particles 10.例文帳に追加

蓄電体膜２３と微粒子１０とからなる電荷保持部に保持された電荷の多寡により、ゲート電極３に電圧を印加した際の一方のソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得る。 - 特許庁

For keeping a process margin forming a recess region of the semiconductor device, a channel length of gate is increased by forming the bar shaped protruding portion at the bottom portion of the recess region, or the width of the channel is increased.例文帳に追加

半導体素子のリセス領域を形成する工程マージンを確保するため、リセス領域の底部分にバー形態の突出部を形成することによりゲートのチャネル長を増加させるか、チャンネルの広さを増加させ、半導体素子の電気的特性を向上させる。 - 特許庁

To form a high-concentration impurity diffusion region, and to provide measures against dishing in CMP treatment without adding any photolithography processes with a configuration, where transistors having gate insulation films with different film thicknesses are provided and a guard ring is provided around an element formation region.例文帳に追加

膜厚の異なるゲート絶縁膜のトランジスタを備えると共に素子形成領域の周囲にガードリングを設ける構成で、フォトリソグラフィ工程を追加することなく、高濃度の不純物拡散領域の形成とＣＭＰ処理のディッシング対策を行えるようにする。 - 特許庁

In an epitaxial layer 3, a plurality of trenches 6 which are dug from the surface of the epitaxial layer up to an N^-type region 4 by penetrating a body region 5 and in which gate electrodes 8 are buried are formed at a plurality of positions spaced in a direction orthogonal to the layer thickness direction of the epitaxial layer 3.例文帳に追加

エピタキシャル層３には、その層厚方向と直交する方向に間隔を空けた複数の位置に、その表面からボディ領域５を貫通してＮ^-型領域４まで掘り下がり、ゲート電極８が埋設されたトレンチ６が複数形成されている。 - 特許庁

A polycrystalline silicon film 41 is formed on a silicon substrate 1 in a state where a Vth adjusting region 16 and gate oxide film 21 of CMOSFET are formed, a base 17 of the bipolar transistor is formed and an emitter formed region of the base 17 is exposed.例文帳に追加

ＣＭＯＳＦＥＴのＶｔｈ調整領域１６およびゲート酸化膜２１が形成され、バイポーラトランジスタのベース１７が形成され、このベース１７のエミッタ形成領域を露出させた状態のシリコン基板１上に、多結晶シリコン膜４１を形成する。 - 特許庁

For the TFT substrate, a gate electrode 2a of a TFT is formed in a region including a recessed part 1a formed on an insulating substrate 1, an insulating film layer 5 is formed on it, and a source electrode 3b is arranged in the region over the recessed part 1a.例文帳に追加

ＴＦＴ基板を、絶縁性基板１に形成した凹部１ａを含む領域にＴＦＴのゲート電極２ａを形成し、その上に絶縁膜層５を形成して、その凹部１ａの直上の領域にソース電極３ｂが配置されるようにする。 - 特許庁

To provide a power semiconductor device with a sense function in which precision of current detection is improved by correcting to reduce deviation of current switch timing or transient characteristics in the main region and the sense region of the power semiconductor device with the sense function by a gate drive circuit.例文帳に追加

センス機能付きパワー半導体デバイスのメイン領域とセンス領域の電流スイッチタイミングや過渡特性のずれを小さくするようゲート駆動回路で補正して電流検出の精度を向上させるセンス機能付きパワー半導体デバイスを提供する。 - 特許庁

In the power semiconductor device comprising a gate electrode 11 buried in a groove via a gate insulating film, a p-type depletion region enlargement layer 4 is provided between two n-type drift layers 3 and 5, and the groove is formed to reach the n-type drift layer 3.例文帳に追加

溝の中にゲート絶縁膜を介して埋め込まれたゲート電極１１を備えた電力用半導体装置において、二つのｎ型ドリフト層３、５の間にｐ型空乏領域拡大層４を挟み、前記溝は、前記ｎ型ドリフト層３に達するように形成される。 - 特許庁

After forming a side wall insulation film in the common contact section 11A and second gate electrode 11B, a titanium film is formed over the entire surface, and then is heat-treated to form a titanim silicide film on the common contact section 11A, on the second gate electrode 9, and on the source and drain formation region.例文帳に追加

そして、前記共通コンタクト部１１Ａと第２のゲート電極１１Ｂに側壁絶縁膜を形成した後、全面にチタン膜を形成し熱処理することで、共通コンタクト部１１Ａ上と第２のゲート電極９上及びソース・ドレイン形成領域上にチタンシリサイド膜を形成する。 - 特許庁

In this case, the source wiring 17S, the drain wiring 17D and a lower metal layer 11 extend from the side of each of the contact holes CH to cover a region not exceeding an end P3 of a width direction of the gate wiring 15 on the upper or lower part of the semiconductor layer 13 and the gate wiring 15.例文帳に追加

ここで、ソース配線１７Ｓ、ドレイン配線１７Ｄ、及び下部金属層１１は、各コンタクトホールＣＨの側から延びて、半導体層１３及びゲート配線１５の上方もしくは下方において、ゲート配線１５の幅方向の端Ｐ３を越えない領域を覆う。 - 特許庁

The nitride film is formed from the side wall of the gate electrode on the upper part of the first oxide film to the rear side of the side contacting the side wall of the gate electrode of the first oxide film and all over a low concentration impurity diffusion region 35.例文帳に追加

上記窒化膜は、上記第１の酸化膜の上部における上記ゲート電極の側壁から、上記第１の酸化膜における上記ゲート電極の側壁に接する側面の裏面側、及び上記低濃度の不純物拡散領域３５上にわたって形成される。 - 特許庁

A drive circuit and pixel portion are formed on the same substrate, the gate electrode of a TFT formed on the drive circuit and the pixel portion has tapered section, and an n-channel type TFT formed on the drive circuit has an LDD region partly covered by the tapered section of the gate electrode.例文帳に追加

本発明は、同一基板上に駆動回路及び画素部が形成され、駆動回路及び画素部に形成されるＴＦＴのゲート電極はテーパ部を有し、駆動回路に形成されるｎチャネル型ＴＦＴは、ゲート電極のテーパ部に一部覆われるＬＤＤ領域を有する。 - 特許庁

Since the gate electrode 11 on an element formation region comprises a lamination film of first and second silicon layers 3, 8 and a WSix film 9, and the gate electrode 11 on the isolation film 6 comprises the first silicon layer 3 and the WSix film 9, resulting in the relation h2<h1.例文帳に追加

すなわち、素子分離膜（６）上のゲート電極（１１）は、第１及び第２のシリコン層（３）（８）とＷＳｉｘ膜（９）の積層膜から成り、素子分離膜（６）上のゲート電極（１１）は、第１シリコン層（３）とＷＳｉｘ膜（９）から成るので、ｈ２＜ｈ１となる。 - 特許庁

As a result, while the controllability of a gate electrode relative to the electric potential in a channel region is kept well, the intensity of electric field generated in the gate insulating film is relaxed, resulting in realizing a micro semiconductor device of high performance and reliability which has a high current driving performance.例文帳に追加

それ故、チャネル領域の電位に対するゲート電極の制御性は良好に保たれたままでゲート絶縁膜中に生ずる電場強度の緩和が図られ、その結果として高電流駆動能力且つ高信頼性の高性能微細半導体装置を実現する。 - 特許庁

Thickness of a gate insulating film is differentiated between a circuit attaching importance to the operating speed and a circuit attaching importance to the gate insulation breakdown voltage, or an LDD region forming position is differentiated between a circuit attaching importance to the hot carrier countermeasure and a circuit attaching importance to the off current countermeasure.例文帳に追加

動作速度を重視する回路とゲート絶縁耐圧を重視する回路とでゲート絶縁膜の厚さを異ならせたり、ホットキャリア対策を重視する薄膜トランジスタとオフ電流対策を重視する薄膜トランジスタとでＬＤＤ領域の形成位置を異ならせる。 - 特許庁

The semiconductor device has a gate electrode 105 formed above an N-well 101 via an insulating film 103 and has a counter impurity layer 108 formed by introducing a p-type impurity into the surface region of the n-well 101 which is present under the gate electrode 105.例文帳に追加

半導体装置は、Ｎウェル１０１上に絶縁膜１０３を介して形成されたゲート電極１０５と、ゲート電極１０５の下のＮウェル１０１の表面領域にＰ型不純物を導入することによって形成したカウンター不純物層１０８とを備えている。 - 特許庁

A distance image sensor 1 includes: a semiconductor substrate 1A having a light incidence surface 1FT and a rear face 1BK; a photo-gate electrode PG; first and second gate electrodes TX1 and TX2; first and second semiconductor regions FD1 and FD2; and a third semiconductor region SR1.例文帳に追加

距離画像センサ１は、光入射面１ＦＴと裏面１ＢＫとを有する半導体基板１Ａ、フォトゲート電極ＰＧ、第１及び第２ゲート電極ＴＸ１，ＴＸ２、第１及び第２半導体領域ＦＤ１，ＦＤ２、並びに第３半導体領域ＳＲ１を備えている。 - 特許庁

The method for manufacturing the semiconductor storage device comprises the steps of forming a nitride film 113 on an upper layer of a metal electrode layer 111 on a gate electrode layer, and removing a gate oxide film 106 under etching conditions in which an etching rate of the nitride film 113 is slower than that of the film 106 in a source region forming step.例文帳に追加

ゲート電極層上の金属電極層１１１の上層に窒化膜１１３を形成するとともに、ソース領域形成工程において、ゲート酸化膜１０６より窒化膜１１３のほうがエッチングレートが遅いエッチング条件で、ゲート酸化膜１０６を除去する。 - 特許庁

The thermal oxidation of the substrate 1 allows a first gate insulating film 7 having a different composition and a thinner thickness to be formed in the region where the film 5 is formed, and at the same time, a second gate insulating film 8 which is thick to be formed on the surface of the substrate 1 where the film 5 is not formed.例文帳に追加

このシリコン基板の熱酸化により、シリコン窒化膜の形成されている領域に組成が異なり薄い膜厚のゲート絶縁膜を形成し、同時に、上記シリコン窒化膜の形成されないシリコン基板表面に膜厚の厚いゲート絶縁膜を形成する。 - 特許庁

At the time of forming an n-type MOSFET 118 and a p-type MOSFET 120 in the inside of the region which operates with the same supply voltage, a gate insulating layer 106a of the n-type MOSFET 118 is made thicker than the thickness of a gate insulating layer 106b of the p-type MOSFET 120.例文帳に追加

同一の電源電圧で動作する領域内にＮ型ＭＯＳＦＥＴ１１８とＰ型ＭＯＳＦＥＴ１２０とを形成する際に、Ｎ型ＭＯＳＦＥＴ１１８のゲート絶縁膜１０６ａの厚さをＰ型ＭＯＳＦＥＴ１２０のゲート絶縁膜１０６ｂの厚さよりも厚くする。 - 特許庁

Since the gate and the body region of the DTMOS for controlling data input output are connected to a word line 16, even when a gate voltage of the DTMOS is low at data input output, the drain current is increased more than that of a conventional semiconductor device to deliver data at a higher speed.例文帳に追加

データの入出力を制御するＤＴＭＯＳのゲートとボディ領域とがワード線１６に接続されているため、データの入出力の際に、ＤＴＭＯＳのゲート電圧が低い場合でも、従来の半導体装置に比べドレイン電流値が増加し、データ伝達をより高速化できる。 - 特許庁

To provide a manufacturing method of a semiconductor device capable of preventing a short circuit between gate electrodes caused by a void existing in an insulating body upon manufacturing the semiconductor device, narrow in the width of an element separating region formed by employing an STI (shallow trench isolation) method and having a groove gate structure.例文帳に追加

ＳＴＩ法を用いて形成した素子分離領域の幅が狭く、かつ溝ゲート構造を有する半導体デバイスを製造するにあたり、絶縁体中に存在するボイドによるゲート電極間のショートを防止できる半導体装置の製造方法を提供する。 - 特許庁

An FD-SOI having a thin-film buried oxide film layer is used, a lower-layer semiconductor region of the thin-film buried oxide film layer serves as a back gate, and in a logic circuit block, a voltage of the back gate is controlled from outside the block for a logic circuit with a light load in accordance with block activation.例文帳に追加

薄膜埋め込み酸化膜層を持つＦＤ−ＳＯＩを使用し、薄膜埋め込み酸化膜層の下層半導体領域をバックゲートとし、論理回路ブロックにおいてブロック中の負荷の軽い論理回路にはバックゲートの電圧をブロック活性化に合わせてブロック外から制御する。 - 特許庁

In the production process of the semiconductor device, a base 1 having a p-type semiconductor region 2 with nitrogen implanted in the upper face thereof is prepared, and a gate insulating film 5 and a gate electrode 6 are laminated in order sequentially on the base 1.例文帳に追加

本発明の一実施形態における半導体装置の製造方法は、窒素が上面内に注入されたｐ型の半導体領域２を有する下地１を準備し、この下地１上にゲート絶縁膜５およびゲート電極６をこの順で積層して形成する。 - 特許庁

The resist thin film 15a is etched back, thus forming a sidewall spacer 15b on the sidewall of the gate electrode 4 before the impurities are doped in the semiconductor thin film 2 with the sidewall spacer 15b and the gate electrode 4 as the mask and forming a heavily doped region (n^+).例文帳に追加

レジスト薄膜１５ａをエッチバックすることにより、ゲート電極４の側壁にサイドウォールスペーサ１５ｂを形成した後、サイドウォールスペーサ１５ｂおよびゲート電極４をマスクとして半導体薄膜２中に不純物をドープし、高濃度不純物領域（ｎ^＋）を形成する。 - 特許庁

To prevent breakdowns of an insulating film between stacked gates and a gate insulating film of a transistor in an NAND cell, even if an etching residue of a polysilicon film for forming a floating gate is generated in the column direction along a projection side face of an STI region at an end in the row direction of a cell array of an NAND type flash memory.例文帳に追加

NAND型フラッシュメモリのセルアレイの行方向端におけるSTI 領域の突出側面に沿って列方向に浮遊ゲート形成用ポリシリコン膜のエッチング残りが発生しても、NANDセル内のトランジスタの積層ゲート間絶縁膜およびゲート絶縁膜の破壊を防止する。 - 特許庁

To provide a display device, reduced in the defect density of an interface between a gate insulating film and a polycrystalline semiconductor film of a channel region while having the TFT (thin film transistor) characteristics of high performance by improving the breakdown voltage of a gate insulating film, and the manufacturing method of the display device.例文帳に追加

ゲート絶縁膜と多結晶半導体膜のチャネル領域との界面の欠陥密度を低減させると供に、ゲート絶縁膜の耐圧を向上させて高性能なＴＦＴ特性を有する表示装置及び表示装置の製造方法を提供すること。 - 特許庁

A first MOSFET comprises a first n-type gate electrode 13A, formed on a first gate insulating film 12 of a relatively thin film thickness, while a first lightly-doped layer 18 is provided on the channel region side of a first heavily-doped impurity layer 24.例文帳に追加

第１のＭＯＳＦＥＴは、相対的に小さい膜厚を持つ第１のゲート絶縁膜１２の上に形成された第１のｎ型ゲート電極１３Ａを有すると共に、第１の高濃度不純物層２４のチャネル領域側に第１の低濃度不純物層１８を有している。 - 特許庁

A control circuit applies a positive hole removing voltage higher than the voltages being applied to the first and second impurity diffusion regions to the gate electrode, and discharges holes trapped in each layer between the gate electrode and the channel region or on the interface of adjacent layers.例文帳に追加

制御回路が、第１と第２の不純物拡散領域のいずれに印加される電圧よりも高い正の正孔排除電圧をゲート電極に印加し、ゲート電極とチャネル領域との間の各層または相互に隣接する層の界面にトラップされている正孔を放出する。 - 特許庁

The sensor system is formed on a semiconductor substrate and includes a plurality of pairs of photo gates each including a first photo gate and a second photo gate, a first shared floating diffusion region formed in the semiconductor substrate, and a plurality of first transmission transistors formed on the semiconductor substrate.例文帳に追加

本センサー系は、半導体基板上に形成され、それぞれが、第１フォトゲートと第２フォトゲートとを含む複数のフォトゲート対と、半導体基板内に形成された第１共有フローティングディフュージョン領域と、半導体基板上に形成された複数の第１伝送トランジスタと、を含む。 - 特許庁

A high electric resistance region 40 of polysilicon and ceramics material is incoporated in the semiconductor element, between a control electrode 33 and a control wiring electrode film 32 connected to a gate control wiring film 22 as a gate resistor having an effect equivalent to an external chip resistor.例文帳に追加

半導体素子内部に外付けチップ抵抗と同等の効果を有するゲート抵抗としてゲート制御配線膜２２に接続する制御配線電極膜３２と制御電極３３との間にポリシリコンやセラミック材料からなる高電気抵抗領域４０を内蔵する。 - 特許庁

A second base insulating stressor film 17 where stress distortion is caused in a channel region of the lower part of the full silicide gate electrode 24A in the semiconductor substrate 1 is formed on the semiconductor substrate 1, so that it covers at least the full silicide gate electrode 24A.例文帳に追加

半導体基板１上には、該半導体基板１におけるフルシリサイドゲート電極２４Ａの下側部分のチャネル領域に応力歪みを生じさせるストレッサ膜である第２の下地絶縁膜１７が、少なくともフルシリサイドゲート電極２４Ａを覆うように形成されている。 - 特許庁

Then, a second metal film 104 containing silicon or germanium is formed on the gate insulating film 102 and the first metal film 103 at the nMIS formation region, and the first and second metal films 103, 104 are machined to form gate electrodes Gn, Gp each.例文帳に追加

次に、ｎＭＩＳ形成領域のゲート絶縁膜１０２および第一の金属膜１０３上にシリコンまたはゲルマニウムを含む第二の金属膜１０４を形成し、第一および第二の金属膜１０３、１０４を加工してゲート電極Ｇｎ、Ｇｐをそれぞれ形成する。 - 特許庁

There are provided a semiconductor substrate (11), an insulating film (12) and a gate electrode (15) provided on the semiconductor substrate, a source/drain region (53) formed at the semiconductor substrate, and the a metal oxide layer (19) selectively formed on the gate electrode.例文帳に追加

半導体基板（１１）と前記半導体基板上に設けられた絶縁膜（１２）及びゲート電極（１５）と、前記半導体基板に形成されたソース・ドレイン領域（５３）と、前記ゲート電極上に選択的に形成された金属酸化物層（１９）とを具備する半導体装置である。 - 特許庁

In the peripheral circuit region of the logic circuit on a semiconductor substrate 100, a first MOSFET is provided having a first gate insulating film 102A, comprising a first silicon oxide film with a relatively larger film thickness and a first gate electrode 103A comprising a polycrystalline silicon film.例文帳に追加

半導体基板１００のロジック周辺回路領域においては、相対的に大きい膜厚を持つ第１のシリコン酸化膜からなる第１のゲート絶縁膜１０２Ａと、多結晶シリコン膜からなる第１のゲート電極１０３Ａとを有する第１のＭＯＳＦＥＴが設けられている。 - 特許庁

Gate electrodes 22 are formed on an upper surface, both right and left side surfaces and bottom surface of a semiconductor layer 11a for channel formation formed by processing a semiconductor substrate 11 into a Fin shape and a channel region is included which is surrounded on four sides by the gate electrodes 22.例文帳に追加

半導体基板１１をＦｉｎ状に加工して形成されたチャネル形成用半導体層１１ａの上面、左右両側面及び底面にゲート電極２２が形成され、ゲート電極２２により４面を囲まれるチャネル領域を有することを特徴とする。 - 特許庁

The DRAM cell includes a MOS capacitor 4 composed of a plate node electrode, a storage node electrode 114 and insulator membranes 110 and 111, and a cell transistor 3 comprising a gate insulating membrane 110, a gate electrode 112, and a source/drain 118 formed on the top surface of an active region.例文帳に追加

ＤＲＡＭセルは、プレートノード電極、ストレージノード電極１１４、絶縁体薄膜１１０，１１１からなるＭＯＳキャパシター４と、活性領域の上部面に形成されたゲート絶縁膜１１０及びゲート電極１１２、ソース／ドレーン１１８を含むセルトランジスター３と、を含む。 - 特許庁

The first drain electrode is installed on one side of a gate electrode and electrically connected to a pixel electrode, and the second drain electrode is installed on the other side of the gate electrode symmetrically with the first drain electrode to overlap with part of the pixel electrode in the pixel region, and insulating each other.例文帳に追加

第一ドレイン電極はゲート電極の一側に設置され、且つ、画素電極と電気的に接続され、第二ドレイン電極は第一ドレイン電極と対称にゲート電極のもう一側に設置され、画素領域の画素電極の一部と重畳し、且つ、互いに絶縁する。 - 特許庁

Subsequently, impurities are implanted in the semiconductor layer 2 using a gate electrode 9 formed by providing second conductive parts 8 on the opposite sides of the gate electrodes 4 and 5 of second shape as an impurity implantation mask thus forming an overlap region 6 beneath the second conductive part 8.例文帳に追加

その後、上記第２の形状のゲート電極４，５の両側部に第２の導電部８を設けることにより形成したゲート電極９を不純物注入マスクとし、半導体層２に対して不純物を注入して、上記第２の導電部８の下方にオーバーラップ領域６を形成する。 - 特許庁

The detector elements 150 in respective regions 102, 104 in the two-dimensional array 100 can be gate-controlled separately and the detector elements can be gate-driven at a flock (112 or 14) unit so as to read out data to a region frontal amplifier 106 via a common data line 152.例文帳に追加

２次元アレイ（１００）内の各領域（１０２，１０４）内の検出器素子（１５０）は、別々にゲート制御することができ、また、共通のデータ線（１５２）を介して領域前置増幅器（１０６）へデータを読み出すように、検出器素子をフロック（１１２又は１４）単位でゲート駆動することができる。 - 特許庁

Concerning this non-volatile semiconductor memory device, in the shoulder part of a first conductive wafer, electrons are transported through a first gate insulating film between a second conductive impurity region and a floating gate so that information can be written or erased.例文帳に追加

第１導電型半導体基板の肩部分において、第２導電型不純物領域と浮遊ゲートとの間で第１ゲート絶縁膜を介して電子の輸送を行うことにより情報の書き込み又は消去を行う不揮発性半導体記憶装置を提供する。 - 特許庁

To provide a layout method for laying out memories of a desirable capacity in a memory layout desirable area when a usable gate region is restricted in a semiconductor integrated circuit device in which a hard macro and a usable gate are mixedly present; and the semiconductor integrated circuit device laid out by the layout method.例文帳に追加

ハードマクロとユーザブルゲートが混在した半導体集積回路装置において、ユーザブルゲート領域に制限がある場合にメモリ配置希望エリアに希望容量のメモリを配置するためのレイアウト方法および当該レイアウト方法によって配置された半導体集積回路装置を提供すること。 - 特許庁