「gate region」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

Subsequently, a gate insulating film 5 is formed on the high resistance diamond layer 4, and protective films 6a and 6b are formed between a gate electrode forming region and a source electrode forming region and between the gate electrode forming region and a drain electrode forming region.例文帳に追加

次に、高抵抗ダイヤモンド層４上にゲート絶縁膜５を形成し、ゲート電極形成予定領域とソース電極形成予定領域との間及びゲート電極形成予定領域とドレイン電極形成予定領域との間に保護膜６ａ及び６ｂを形成する。 - 特許庁

The semiconductor device includes a semiconductor substrate 10 and a gate insulating film 11 formed on the semiconductor substrate 10 and the semiconductor substrate 10 has a structure in which a drain region side lateral region 14 in a region immediately under the gate insulating film 13 is trenched in the region immediately under the gate insulating film 13.例文帳に追加

半導体基板１０と、半導体基板１０上に形成されたゲート絶縁膜１１と、を備え、半導体基板１０が、ゲート絶縁膜直下領域１３に対して、ゲート絶縁膜直下領域１３のドレイン領域側側部領域１４が掘り込まれた構造を有する。 - 特許庁

A unit cell has gate electrodes G having an open-loop structure formed on a semiconductor substrate 1, a fin-shaped drain region 2 formed in a region inside the gate electrodes G and a fin-shaped source region 3 formed in a region outside the gate electrodes G.例文帳に追加

ユニットセルは、半導体基板１上に形成された開ループ構造のゲート電極Ｇと、前記ゲート電極Ｇの内方となる領域にフィン状に形成されたドレイン領域２と、前記ゲート電極Ｇの外方となる領域に形成されたフィン状のソース領域３とを有する。 - 特許庁

This thin film transistor includes, on a substrate, a gate electrode layer, a semiconductor layer, a gate insulating layer formed between the gate electrode layer and the semiconductor layer, a source region and a drain region in contact with the semiconductor layer, a source electrode in contact with the source region, and a drain electrode in contact with the drain region.例文帳に追加

基板上に、ゲート電極層と、半導体層と、ゲート電極層及び半導体層の間に設けられるゲート絶縁層と、半導体層に接するソース領域及びドレイン領域と、ソース領域に接するソース電極と、ドレイン領域に接するドレイン電極とを有する。 - 特許庁

A gate electrode 9 formed of polysilicon is formed on a gate oxide film selectively formed on the n+ source region 5, the p-well region 3 and the n-offset region 4, and a field oxide film 12 is formed on the side of the n+ drain region 6 in the gate electrode 9.例文帳に追加

ポリシリコンで形成されるゲート電極９は、ｎ^+ ソース領域５上とｐウエル領域３上とｎオフセット領域４上に選択的に形成されたゲート酸化膜の上に形成され、ゲート電極９の内、ｎ^+ ドレイン領域６側はフィールド酸化膜１２が形成される。 - 特許庁

An interlayer insulating film 10 is formed in a region other than the region in which the source electrode 11 is formed, that is, in a region on surfaces of a p-type SiC region 13 and the gate insulating film 8 or the gate electrode 9.例文帳に追加

層間絶縁膜１０は、ｐ型ＳｉＣ領域１３およびゲート絶縁膜８またはゲート電極９の表面上であってソース電極１１が形成された領域以外の領域において形成されている。 - 特許庁

The drive transistor Tdr includes a semiconductor layer 31, where a channel region 31c is formed between the source region 31s and the drain region 31d, and a gate electrode 511 facing the channel region 31c across a gate insulating layer Lg.例文帳に追加

この駆動トランジスタＴdrは、ソース領域３１sとドレイン領域３１dとの間にチャネル領域３１cが形成された半導体層３１と、ゲート絶縁層Ｌgを挟んでチャネル領域３１cに対向するゲート電極５１１とを含む。 - 特許庁

The semiconductor device 100 includes a semiconductor substrate SB, an n^- epitaxial layer EP, a p-type back gate region BG, an n^+ source region SR, an n-type drain region DR, a gate electrode GE, and an n-type high-density region HR.例文帳に追加

半導体装置１００は、半導体基板ＳＢと、ｎ^-エピタキシャル層ＥＰと、ｐ型バックゲート領域ＢＧと、ｎ^+ソース領域ＳＲと、ｎ型ドレイン領域ＤＲと、ゲート電極ＧＥと、ｎ型高濃度領域ＨＲとを備えている。 - 特許庁

A method for manufacturing the semiconductor device includes a step of forming a p-type well region 2 and an element isolation region 3 in a p-type silicon substrate 1 in a transistor forming region for the memory, and then a step of forming a gate insulating film 4 and a gate electrode 5 on an active region.例文帳に追加

メモリ用トランジスタ形成領域におけるＰ型シリコン基板１にＰ型ウェル領域２及び素子分離領域３を形成した後、活性領域上にゲート絶縁膜４及びゲート電極５を形成する。 - 特許庁

A pixel having a large effective luminous area, where an LDD region is formed in a TFT for current control so that it is overlapped with a gate electrode, across a gate insulation film and a voltage applied to a gate electrode is held by gate capacity between the gate electrode and the LDD region is obtained.例文帳に追加

電流制御用ＴＦＴにゲート絶縁膜を挟んでゲート電極と重なるようにＬＤＤ領域を形成し、ゲート電極とＬＤＤ領域との間のゲート容量によりゲート電極にかかる電圧が保持される有効発光面積の大きい画素が得られる。 - 特許庁

The selector gate switch transistor includes a gate insulation film formed on a semiconductor substrate, a gate electrode formed on the gate insulation film, and a first source/drain region and a second source/drain region provided in the semiconductor substrate so as to sandwich the gate electrode.例文帳に追加

そして、この選択ゲートスイッチトランジスタが、半導体基板上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成されるゲート電極と、半導体基板中に、ゲート電極を挟むように設けられる第１のソース・ドレイン領域と第２のソース・ドレイン領域とを備えている。 - 特許庁

A select gate 6 and a floating gate 7 are formed on a silicon substrate 1 through gate oxide films 5 and 4, a drain region 2 is formed on the side of the floating gate 7, a source region 3 is formed on the side of the select gate 6, and a diffusion layer 11 is formed in the silicon substrate 1 located between the gates 6 and 7.例文帳に追加

シリコン基板１上に、ゲート酸化膜５，４を介して選択ゲート６，浮遊ゲート７が形成され、浮遊ゲート７の側方にドレイン領域２が、選択ゲート６の側方にソース領域３が、各ゲート６，７間に位置するシリコン基板１内に拡散層１１がそれぞれ形成されている。 - 特許庁

A channel region 12 and a gate oxidized film 13 are patterned on a prescribed region on a P-type element region 11 in the substrate of signal- crystal Si, and a gate electrode 14 on them, for example, as shown in Fig. (a).例文帳に追加

（ａ）に示すように、単結晶Ｓｉの基板における例えばＰ型の素子領域１１上の所定領域に、チャネル領域１２、ゲート酸化膜１３、その上にゲート電極１４をパターニングする。 - 特許庁

A gate electrode 14, a source-drain region 13, and a N-type diffusion region 15 are formed on the surface of the region 12, and the capacitive element is formed with a gate oxide 16 as a dielectric.例文帳に追加

Ｎ型ウェル領域１２の表面にゲート電極１４、ソース・ドレイン領域１３、Ｎ型の拡散領域１５を形成し、ゲート酸化膜１６を誘電体として容量素子を形成する。 - 特許庁

In a contact region 120 which connects the gate electrode 106 and a shallow well region 104, a contact conductor 115 is so formed as to be stretched over the gate electrode 106 and the contact region 120.例文帳に追加

ゲート電極１０６と浅いウェル領域１０４とを接続するコンタクト領域１２０においては、ゲート電極１０６とコンタクト領域１２０にまたがるようにコンタクト導電体１１５を形成する。 - 特許庁

A field effect transistor has source and drain regions 26, 28, a channel region 24 between them, an isolating region 22 in a substrate, and a gate 30 including gate dopant on the channel region.例文帳に追加

電界効果トランジスタは、ソース及びドレイン領域２６、２８と、ソース及びドレイン領域間のチャネル領域２４と、基板内の分離領域２２と、チャネル領域上のゲート・ドーパントを含むゲート３０とを含む。 - 特許庁

A gate electrode 9 is formed through the intermediary of a gate insulating film 8 on a part interposed between the n-type source region 6 and the n-type drain region 4 in the p-type well region 5.例文帳に追加

ｐ形ウェル領域５においてｎ形ソース領域６とｎ形ドレイン領域４との間に介在する部位の上には、ゲート絶縁膜８を介してゲート電極９が形成される。 - 特許庁

A trench etching region 1 forms a mesh pattern in which a first trench 8 formed in an active region crosses a second trench 9 in a gate region for extending gate polysilicon to a substrate surface.例文帳に追加

トレンチエッチング領域１は、活性領域に形成された第１のトレンチ８と、ゲートポリシリコンを基板表面に引き出すゲート領域に形成された第２のトレンチ９とが交差するメッシュパターンを成す。 - 特許庁

On the surface of the part of the p diffusion region 7 held between the n+diffusion region 8 and the n-diffusion region 5, a gate insulating film 19 is interposed and a gate electrode 17 is formed.例文帳に追加

ｎ+拡散領域８とｎ-拡散領域５とによって挟まれたｐ拡散領域７の部分の表面上には、ゲート絶縁膜１９を介在させてゲート電極１７が形成されている。 - 特許庁

The first P-type diffusion region PD21 extends near a spacing region between the first gate electrode G1b and the second gate electrode G1a, but is not formed in the spacing region.例文帳に追加

第１のＰ型拡散領域ＰＤ２１は、第１のゲート電極Ｇ１ｂと第２のゲート電極Ｇ１ａとの間隙領域近傍まで延設され、かつ、当該間隙領域には形成されていない。 - 特許庁

Thereby, a part of the P-type region 5 of one side of the electric charge transfer region 7 is set as an element isolation region 5a, and another part of the P-type region 5 of the other side of the electric charge transfer region 7 is set as a read-out gate region 5b.例文帳に追加

これによって、電荷転送領域７の一側方のＰ型領域５部分を素子分離領域５ａとし、電荷転送領域７の他側方のＰ型領域５部分を読み出しゲート領域５ｂとする。 - 特許庁

In the semiconductor device 101, a first transistor TR1A of an SOI structure has a source region, a drain region, a body region positioned between the source region and the drain region, and a gate electrode positioned above the body region.例文帳に追加

半導体装置１０１は、ＳＯＩ構造の第１のトランジスタＴＲ１Ａは、ソース領域と、ドレイン領域と、ソース領域およびドレイン領域間に位置するボディ領域と、ボディ領域の上方に位置するゲート電極とを有する。 - 特許庁

The thin film transistor 10 is provided with a source region 14, a drain region 15, a channel forming region corresponding to both the source region 14 and the drain region 15, and a gate electrode 12 corresponding to the channel forming region.例文帳に追加

本薄膜トランジスタ１０は、ソース領域１４と、ドレイン領域１５と、ソース及びドレイン領域１４、１５の双方に対応するチャネル形成領域と、該チャネル形成領域に対応するゲート電極１２とを備えている。 - 特許庁

The plurality of transistor cells each have a source region 15, a body region 14 disposed between the source region 15 and the drift region 12, and a gate electrode 16 disposed so as to be insulated from the source region 15 and the body region 14.例文帳に追加

トランジスタセルは、それぞれ、ソース区域１５と、ソース区域１５と上記ドリフト区域１２との間に配置されるボディ区域１４と、ソース区域１５およびボディ区域１４から絶縁して配置されるゲート電極１６とを有する。 - 特許庁

The CMOS 1 includes a first gate electrode 9, formed via an insulating film 5, a source region 3 formed corresponding to the first gate electrode 9, and a drain region 4, formed so as to sandwich the source region 3 and first gate electrode 9.例文帳に追加

ＣＭＯＳ１は、絶縁膜５を介して形成された第１ゲート電極９、第１ゲート電極９対応して設けられたソース領域３、ソース領域３と共に第１ゲート電極９を挟むように設けられたドレイン領域４から成る。 - 特許庁

A gate electrode layer 6 faces, across a gate insulating layer 5, a p-type back gate region 1 which is sandwiched between an n-type source region 2 and an n-type epitaxial region 44, and a sidewall insulating layer 7 is so formed as to cover its sidewall.例文帳に追加

ｎ型ソース領域２とｎ型エピタキシャル領域４４とに挟まれるｐ型バックゲート領域１にゲート絶縁層５を介在してゲート電極層６が対向しており、その側壁を覆うように側壁絶縁層７が形成されている。 - 特許庁

The threshold voltage is controlled by constituting a gate electrode region constituted of a polysilicon, forming an opposite conductivity type completely depleted region to source and drain regions to be brought into contact with a gate oxide film in the gate region, and constituting a residual gate region brought into contact with the gate oxide film of the same conductivity type as those of the high concentration source and drain regions.例文帳に追加

ポリシリコンにより構成されるゲート電極領域を構成し、ソース及びドレイン領域とは反対導電型の完全空乏化された領域をゲート領域中かつゲート酸化膜に接して形成し、それと接触する残りのゲート領域は、高濃度かつソース領域及びドレイン領域とは同じ導電型で構成することにより、しきい値電圧を制御する。 - 特許庁

The method for forming the memory cell array comprises the step of forming a first floating gate region 42 between isolation regions 45 in a semiconductor substrate, the step of selectively forming a second floating gate region 48 only on the first floating gate region 42, the step of forming a dielectric layer 51 on at least the second floating gate region 48, and the step of forming a control gate layer 52 on the dielectric layer 51.例文帳に追加

アレイの形成方法は、半導体基板内のアイソレーション領域45間に、第1浮遊ゲート領域42を形成するステップと、第1浮遊ゲート領域42上のみに、第2浮遊ゲート領域48を選択的に形成するステップと、少なくとも第2浮遊ゲート領域48上に誘電層51を形成するステップと、誘電層51上に制御ゲート層52を形成するステップとを含む。 - 特許庁

A sidewall spacer is formed on the sidewall of a reset gate opposing the selection gate and on the sidewall of the selection gate, the upper part of the diode region is covered, and the blocking, which expands to the active region to cover the transfer gate and the floating diffusion layer, is formed.例文帳に追加

選択ゲートに対向するリセットゲートの側壁及び選択ゲートの側壁上に側壁スペーサを形成し、ダイオード領域の上部を覆い、活性領域まで拡張してトランスファゲート及び浮遊拡散層を覆うブロッキングを形成する。 - 特許庁

The first gate stack is disposed on a first device region (e.g., n-FET device region) in a semiconductor board, and at least includes a gate dielectric layer 14, a metal gate conductor 16, and a silicon-containing gate conductor 18 that are laminated in increasing order.例文帳に追加

第１のゲート・スタックは、半導体基板内の第１のデバイス領域（例えば、ｎ−ＦＥＴデバイス領域のような）の上に配置され、少なくとも、下から上に、ゲート誘電体層、金属ゲート導体及びシリコン含有ゲート導体を含む。 - 特許庁

A gate electrode 143 which functions as a front gate and an N-type shallow well region 123 which functions as a back gate are formed on upper and lower surfaces of a channel region 161 via a gate oxide film 141 and a silicon oxide film 142 respectively.例文帳に追加

チャネル領域１６１の上下には、夫々ゲート酸化膜１４１及びシリコン酸化膜１４２を介して、フロントゲートの役割を果たすゲート電極１４３及びバックゲートの役割を果たすＮ型の浅いウェル領域１２３が形成されている。 - 特許庁

The gate sideway opening is arranged away from all of the gate electrode, source electrode, and drain electrode, in at least one of the region between the source electrode and the gate electrode and the region between the drain electrode and the gate electrode.例文帳に追加

ゲート横開口は、ソース電極とゲート電極との間の領域、及びドレイン電極とゲート電極との間の領域の少なくとも一方に、ゲート電極、ソース電極、及びドレイン電極のいずれからも間隔を隔てて配置されている。 - 特許庁

The semiconductor device comprises an underlying insulation film on a glass substrate, a crystalline silicon film having a source region, a channel forming region and a drain region formed on the underlying insulation film, a gate insulation film on the crystalline silicon film, and a gate electrode on the gate insulation film wherein the gate insulation film is formed thicker on the channel forming region than on the source region and the drain region.例文帳に追加

ガラス基板上の下地絶縁膜と、前記下地絶縁膜上の、ソース領域、チャネル形成領域及びドレイン領域が形成された結晶性珪素膜と、前記結晶性珪素膜上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、を有し、前記チャネル形成領域上のゲート絶縁膜は前記ソース領域及びドレイン領域上のゲート絶縁膜よりも厚いことを特徴とする。 - 特許庁

A gate electrode 23 is provided on the element forming region 21 via an insulating film 40.例文帳に追加

素子形成領域２１に絶縁膜４０を介してゲート電極２３を設ける。 - 特許庁

In addition, a field oxide film is formed between the low-concentration drain region and a gate electrode.例文帳に追加

さらに、低濃度ドレイン領域とゲート電極との間をフィールド酸化膜とした。 - 特許庁

The gate electrode 16 and the body region 19 are electrically connected by a wire.例文帳に追加

ゲート電極１６とボディ領域１９は配線で電気的に接続されている。 - 特許庁

A gate electrode 4 is formed on a part of the region of the surface of a semiconductor substrate.例文帳に追加

半導体基板の表面の一部の領域上に、ゲート電極を形成する。 - 特許庁

To provide a lateral semiconductor device that prevents the overheat of a gate region.例文帳に追加

横型の半導体装置において、ゲート領域が過熱されることを抑制する。 - 特許庁

A basic cell and a plurality of logic gates are further disposed in the gate region 12.例文帳に追加

ゲート領域１２にはさらに、基本セルや複数の論理ゲートが配置されている。 - 特許庁

A buried metal via is disposed right under a body region and is aligned with a gate.例文帳に追加

埋め込み金属ビアはボディ領域の直下に配置され、ゲートと位置合せされる。 - 特許庁

The N-type impurity region 12b is electrically connected to the gate electrode 21.例文帳に追加

Ｎ型不純物領域１２ｂはゲート電極２１と電気的に接続されている。 - 特許庁

A Schottky gate electrode 104 is formed on a third region R3.例文帳に追加

更に、第３領域Ｒ３上にはショットキーゲート電極１０４が形成されている。 - 特許庁

A gate electrode is formed on a channel region defined between them.例文帳に追加

両者の間に画定されたチャネル領域の上にゲート電極が形成されている。 - 特許庁

An IGBT 10 includes one trench gate electrode 6 inside an element region.例文帳に追加

ＩＧＢＴ１０は、素子領域内に１本のトレンチゲート電極６を有している。 - 特許庁

A multiple field plate transistor includes an active region, a source, a drain, and a gate.例文帳に追加

多重フィールドプレートトランジスタが、活性領域、ならびにソース、ドレイン、およびゲートを含む。 - 特許庁