「gate region」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

The trench gate electrode 6 extends in an eddy shape toward the outside of the element region around the gate pad 4.例文帳に追加

トレンチゲート電極６は、ゲートパッド４の周囲を素子領域の外側に向かって渦巻状に伸びている。 - 特許庁

To solve a problem that a buried gate is damaged by etching in forming a buried part thereby causing deterioration of a gate region.例文帳に追加

埋込み部を形成する際のエッチングにより埋込みゲートが損傷をきたし、ゲート領域劣化が生じ得る。 - 特許庁

To provide a method of patterning a non-volatile memory gate capable of forming a gate-stack of NVM on a semiconductor substrate having the NVM region and a non-NVM region arranged so as not to overlap with the NVM region.例文帳に追加

不揮発性メモリ（ＮＶＭ）領域及び前記ＮＶＭ領域と重ならないよう非ＮＶＭ領域を有する半導体基板の上にＮＶＭのゲートスタックを形成する。 - 特許庁

The semiconductor device has on an active region 100 a gate insulating film 102, a gate electrode 103, a sidewall 105, a source/drain region 106 and a silicide region 107.例文帳に追加

半導体装置は、活性領域１００上において、ゲート絶縁膜１０２と、ゲート電極１０３と、サイドウォール１０５と、ソースドレイン領域１０６と、シリサイド領域１０７とを備える。 - 特許庁

The ratio of an area 2 of a region where the gate electrode 7 covers the insulating film 16 to an area 1 of a region where the gate electrode 7 covers an active region is set to 0.1-0.4.例文帳に追加

ゲート電極７が活性領域を覆う面積１に対する、面積１のうちのゲート電極７が絶縁膜１６を覆う面積２の占める割合を、０．１以上０．４以下とする。 - 特許庁

The gate length of a gate electrode 37 in the ESD protective element region 10 is less than twice as large as the channel region length of the main-body transistor region 10.例文帳に追加

そして、ＥＳＤ保護素子領域１０におけるゲート電極３７のゲート長が、本体トランジスタ領域１０におけるチャネル領域長の２倍以下である半導体装置を構成する。 - 特許庁

A gate electrode 5 is formed on the upper surface of a p-type region 2 in the p-type region 2 and an n-type region 3 formed adjacent in a silicon substrate 1 via a gate insulating film 4.例文帳に追加

シリコン基板１内に隣接して形成されたＰ型領域２とＮ型領域３のうちＰ型領域２の上面に、ゲート絶縁膜４を介してゲート電極５を形成する。 - 特許庁

After the gate electrode is formed in the low withstand voltage MISFET formation region and the high withstand voltage MISFET formation region, the gate electrode is formed in a memory cell formation region.例文帳に追加

そして、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域にゲート電極を形成した後、メモリセル形成領域にゲート電極を形成する。 - 特許庁

The semiconductor device is provided with the MOS transistor which is formed on a substrate 100 and has a channel region, a gate insulating film 102, a gate electrode 103, the source region, and the drain region 105.例文帳に追加

半導体装置は、基板１００に形成され、チャネル領域、ゲート絶縁膜１０２、ゲート電極１０３、ソース領域及びドレイン領域１０５を有するＭＯＳトランジスタを備える。 - 特許庁

In the region 26, a gate contact region 29 of a J-FET element is formed concurrently with the formation of a base region 28 of an NPN transistor.例文帳に追加

ＮＰＮトランジスタのベース領域２８を形成すると同時的にＪ−ＦＥＴ素子のゲートコンタクト領域２９を形成する。 - 特許庁

A gate contact region 29 of a J-FET element in the region 26 is formed simultaneously with the formation of a base region 28 of an NPN transistor.例文帳に追加

ＮＰＮトランジスタのベース領域２８を形成すると同時的にＪ−ＦＥＴ素子のゲートコンタクト領域２９を形成する。 - 特許庁

A body region (a p--region 14 and a p+-region 16) and a gate electrode 24 are electrically connected with each other via a polysilicon film 32.例文帳に追加

ボディ領域（ｐ^-領域１４、ｐ^+領域１６）とゲート電極２４とは、ポリシリコン膜３２を介して電気的に接続されている。 - 特許庁

A gate electrode 20 is disposed on a channel region between the drain region 121 and the source region 16 to form an LDMOS (laterally diffused MOS).例文帳に追加

ドレイン領域１２１とソース領域１６間のチャネル領域上にゲート電極２０が配置され、ＬＤＭＯＳが形成される。 - 特許庁

To enable constituting a gate region getting into underside of a source region, without subjecting the region high-energy ion implantation.例文帳に追加

高エネルギーのイオン注入を行わなくても、ソース領域の下方までゲート領域が入り込んだ構造を形成できるようにする。 - 特許庁

A transistor-type protection device includes: a semiconductor substrate 1; a P well 2; a gate electrode 4; a source region 5; a drain region 6; and a resistive breakdown region 8.例文帳に追加

半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、ドレイン領域６および抵抗性降伏領域８を有する。 - 特許庁

A body contact region 155a is provided in a region, located near the outside of the partial isolation region and on the extension line of the gate electrode.例文帳に追加

部分分離領域の外部近傍で、しかもゲート電極の延長上に位置する領域にボディコンタクト領域１５５ａを設ける。 - 特許庁

The semiconductor device 1 includes a plurality of JFETs 10 each having a source region 15, a drain region 17 and a gate region 16.例文帳に追加

半導体装置１は、ソース領域１５と、ドレイン領域１７と、ゲート領域１６とを有するＪＦＥＴ１０を複数個備えている。 - 特許庁

The field effect transistor 91 includes a gate electrode 40, a source region 23s and a drain region 23d, and a channel region 27.例文帳に追加

電界効果トランジスタ９１は、ゲート電極４０と、ソース領域２３ｓおよびドレイン領域２３ｄと、チャネル領域２７とを含む。 - 特許庁

The p+ doped polysilicon region 21a is a region for electrically isolating the polysilicon gate electrode 10 from the n+ doped polysilicon region 22.例文帳に追加

ｐ^+ ドープドポリシリコン２１ａは、ポリシリコンゲート電極１０とｎ^+ ドープドポリシリコン領域２２とを電気的に分離するための領域である。 - 特許庁

The vertical transistor has a semiconductor region, a columnar region provided on the semiconductor region, a gate insulating film provided covering a side face of the columnar region, a gate electrode provided on the gate insulating film, a first impurity diffusion region provided over the columnar region, and a second impurity diffusion region provided in the semiconductor region to surround the columnar region.例文帳に追加

縦型トランジスタは、半導体領域と、半導体領域上に設けられた柱状領域と、柱状領域の側面を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、柱状領域の上部に設けられた第１の不純物拡散領域と、半導体領域内に柱状領域を囲むように設けられた第２の不純物拡散領域と、を有する。 - 特許庁

The semiconductor device comprises a drift region 102, a base region 108 formed on the upper layer of the drift region 102, source regions 109 formed on the base region 108, and gate electrodes 107A and gate dielectrics 106A.例文帳に追加

ドリフト領域１０２と、ドリフト領域１０２の上層部に形成されたベース領域１０８と、ベース領域１０８に形成されたソース領域１０９と、ゲート電極１０７Ａ及びゲート絶縁膜１０６Ａを備える。 - 特許庁

The MOS transistor comprises the source/drain region 12 formed on the element region on an Si substrate, and a gate electrode 14 containing a silicide and formed on a channel region between the source/drain region 12 via a gate oxide film 13.例文帳に追加

Ｓｉ基板１１上の素子領域にはソース・ドレイン領域１２が形成され、ソース・ドレイン領域１２の間のチャネル領域上にゲート酸化膜１３を介してシリサイドを含むゲート電極１４が形成されている。 - 特許庁

The MOS gate semiconductor device is a trench type MOS gate device, and has a highly conductive region 36 formed at the bottom of its trench 10 and has an electric-field relaxing region 38 present at the bottom of its channel region 12 or present under the region 12.例文帳に追加

トレンチ型ＭＯＳゲートデバイスであって、そのトレンチ１０の底部に形成された高導電性領域３６と、そのチャネル領域１２の底部、またはその下に電界緩和領域３８とを備えている。 - 特許庁

Cell gate patterns are formed on the cell active region and the element isolation film.例文帳に追加

前記セル活性領域及び素子分離膜にセルゲートパターンが配置される。 - 特許庁

The gate insulating film (7) is formed to cover the body region (5).例文帳に追加

ゲート絶縁膜（７）は、ボディ領域（５）を被覆するように形成されている。 - 特許庁

Then, a gate insulating film 100 is formed on the element formation region 20.例文帳に追加

次に素子形成領域２０上にゲート絶縁膜１００を形成する。 - 特許庁

A channel region 2a is formed immediately under the gate electrode body 4.例文帳に追加

ゲート電極本体部４の直下にチャネル領域２ａが形成される。 - 特許庁

In such an element constitution, the end position of the surface region is shifted from the end position of the photoelectric conversion region and made distant from the transfer gate and the discharge gate.例文帳に追加

上記の素子構成において、表面領域の端位置を光電変換領域の端位置からずらして転送ゲートおよび排出ゲートから遠ざける。 - 特許庁

On top of a P-type semiconductor substrate 21 provided with a source region 23 and a drain region 25, a floating gate 27 and a control gate 29 are formed.例文帳に追加

ソース領域２３及びドレイン領域２５の形成されたＰ型半導体基板２１の上に浮遊ゲート２７及び調節ゲート２９が形成されている。 - 特許庁

Both the ends of a gate electrode traversing the above part of a transistor active region 155b through the intermediary of a gate insulating film 159 are arranged on the partial isolation region.例文帳に追加

ゲート絶縁膜１５９を介してトランジスタ活性領域１５５ｂの上部を横切るゲート電極の両端は部分分離領域上に配置される。 - 特許庁

On a silicon substrate 1, gate electrodes MG, SG are formed in the memory cell region (Fig.3(b)) and a gate electrode PG is formed in a peripheral circuit region (Fig.3(c)).例文帳に追加

シリコン基板１にメモリセル領域にゲート電極ＭＧ、ＳＧを形成し（図３（ｂ））、周辺回路領域にゲート電極ＰＧ（図３（ｃ））を形成する。 - 特許庁

The first transistor includes a first channel region 3a, a first gate insulating film 4a, a first gate electrode 5a and a first extension region 8a.例文帳に追加

第１のトランジスタは、第１のチャネル領域３ａと、第１のゲート絶縁膜４ａと、第１のゲート電極５ａと、第１のエクステンション領域８ａとを有している。 - 特許庁

A source region 7 is formed in a region confronting the gate electrode 9 through the intermediary of the gate oxide film formed along the first inner wall surface 5s_2.例文帳に追加

第１の内側壁面５ｓ_１に沿うゲート酸化膜６を挟んでゲート電極９に対向する領域にソース領域７が形成されている。 - 特許庁

On one portion of the p well region 3, and one portion of the n^+ source region 4, a gate electrode 6 is formed via a gate insulating film 5.例文帳に追加

ｐウエル領域３の一部領域とｎ^+ソース領域４の一部領域の上にはゲート絶縁膜５を介してゲート電極６が形成されている。 - 特許庁

A PMOS transistor gate structure is formed in an n-type silicon region 20, and an NMOS transistor gate structure is formed in a p-type silicon region 10.例文帳に追加

ｎ型シリコン領域（２０）にＰＭＯＳトランジスタ・ゲート構造が形成され、ｐ型シリコン領域（１０）にＮＭＯＳトランジスタ・ゲート構造が形成される。 - 特許庁

The gate electrode 152 is formed via a gate insulating film 151 on a p-type shallow well region 123 and an n-type shallow well region 124.例文帳に追加

Ｐ型の浅いウェル領域１２３上およびＮ型の浅いウェル領域１２４上に、ゲート絶縁膜１５１を介してゲート電極１５２が形成されている。 - 特許庁

The minimum gate size of transistors prepared in logic Nch region 102 is smaller than the minimum gate size of a transistor prepared in the DRAM region 104.例文帳に追加

ロジックＮｃｈ領域１０２に設けられたトランジスタの最小ゲート寸法は、ＤＲＡＭ領域１０４に設けられたトランジスタの最小ゲート寸法よりも小さい。 - 特許庁

A gate electrode 4, a source region 7, and a drain region 8 are formed on a substrate 1, and a spacer 5 is formed on the sidewall of the gate electrode 4 (Fig.1 (a)).例文帳に追加

基板１上に、ゲート電極４やソース領域７、ドレイン領域８を形成し、ゲート電極４の側壁にスペーサ５を形成する（図１（ａ））。 - 特許庁

A source region 9 is formed on one side of the gate electrode 7 in the gate length direction, and a drain region 10 is formed on the other side thereof.例文帳に追加

ゲート電極７のゲート長方向の一方の側にはソース領域９が形成されており、他方の側にはドレイン領域１０が形成されている。 - 特許庁

A source region 12 is formed on the one side in a gate length direction of the gate electrode 10, and a drain region 13 is formed on the other side.例文帳に追加

ゲート電極１０のゲート長方向の一方の側にはソース領域１２が形成されており、他方の側にはドレイン領域１３が形成されている。 - 特許庁

The gate electrode 8 is formed so as to surround the semiconductor part 3 of a Fin shape through a gate insulating film between the source region and the drain region.例文帳に追加

ゲート電極８は、ソース領域とドレイン領域との間で、Ｆｉｎ状の半導体部３をゲート絶縁膜を介して囲むように形成される。 - 特許庁

A first spacer layer is formed between the source and the gate above the active region, and a second spacer layer is formed between the drain and the gate above the active region.例文帳に追加

第１のスペーサ層が、活性領域の上方でソースとゲートの間にあり、第２のスペーサ層が、活性領域の上方でドレインとゲートの間にある。 - 特許庁

A second insulating film 14B, third gate electrodes 15 and 3 are stacked on the semiconductor substrate, in a selective gate transistor region or peripheral transistor region.例文帳に追加

選択ゲートトランジスタ領域または周辺トランジスタ領域において半導体基板上に、第２絶縁膜１４Ｂ、第３ゲート電極１５、３が積層される。 - 特許庁

The semiconductor device can include a first gate region and a second gate region, between which an interface covered by the internal spacer layer is formed.例文帳に追加

半導体デバイスは、内部スペーサ層によって覆われた界面を間に有する第１のゲート領域および第２のゲート領域を含むことができる。 - 特許庁

After a gate electrode 3 is formed in the DRAM circuit region 11 and the logic circuit region 12 on a semiconductor substrate 1, the side face of the gate electrode 3 is oxidized.例文帳に追加

半導体基板１上のＤＲＡＭ回路領域１１とロジック回路領域１２にゲート電極３を形成した後、ゲート電極３の側面を酸化する。 - 特許庁