「gate region」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

A body region 15 is formed inside the drain region 121, an N-type source region 16 is formed inside the body region 15, and a gate electrode 20 is disposed on a channel region between the drain region 121 and the source region 16, thereby forming the LDMOS.例文帳に追加

ドレイン領域１２１内にボディ領域１５が形成され、ボディ領域１５内にＮ型ソース領域１６が形成され、ドレイン領域１２１とソース領域１６間のチャネル領域上にゲート電極２０が配置され、ＬＤＭＯＳが形成される。 - 特許庁

The IGBT has an n-type emitter region, a p-type body region, an n-type drift region, a p-type collector region, and a gate electrode opposed to the body region, within a range wherein the emitter region and drift region are isolated, with an insulating film interposed.例文帳に追加

ＩＧＢＴは、ｎ型のエミッタ領域と、ｐ型のボディ領域と、ｎ型のドリフト領域と、ｐ型のコレクタ領域と、エミッタ領域とドリフト領域を分離している範囲のボディ領域に絶縁膜を介して対向しているゲート電極を有している。 - 特許庁

A gate trench 20 is first formed to pass through an n^+-source region 31 and a p^--body region 41 and reach an n^--drift region 12 at its bottom.例文帳に追加

まず，Ｎ^+ ソース領域３１およびＰ^- ボディ領域４１を貫通してその底部がＮ^- ドリフト領域１２にまで到達するゲートトレンチ２０を形成する。 - 特許庁

At least one portion of the heavily-doped region 14 abuts against the trench-type gate 5, and at least one portion of the lightly-doped region abuts against the body region 12.例文帳に追加

高濃度領域１４の少なくとも一部がトレンチ型ゲート５と接しており、低濃度領域の少なくとも一部がボディ領域１２に接している。 - 特許庁

A selection gate 15 faces a region between the first impurity region 8 and the second impurity region 9 by interposing a first insulation film 14.例文帳に追加

セレクトゲート１５は、第１不純物領域８と第２不純物領域９との間の領域に、第１絶縁膜１４を挟んで対向している。 - 特許庁

The field relaxing region is surrounded by the integrated impurity diffusion region 109, and extended below the second region of the gate electrode 106.例文帳に追加

ここで、電界緩和領域は、一体化した不純物拡散領域１０９に含まれ、且つ、ゲート電極１０６の第２領域の下方に延在する。 - 特許庁

A second select gate 20 is formed in a region between the fourth impurity region 8 and the fifth impurity region 9 in opposition to the regions with the first insulating layer 10 interposed.例文帳に追加

第２セレクトゲート２０は、第４不純物領域８と第５不純物領域９との間の領域に、第１絶縁膜１０を挟んで対向している。 - 特許庁

A first select gate 11 is formed in a region between the first impurity region 5 and the second impurity region 6 in opposition to the regions with a first insulating film 10 interposed.例文帳に追加

第１セレクトゲート１１は、第１不純物領域５と第２不純物領域６との間の領域に、第１絶縁膜１０を挟んで対向している。 - 特許庁

Then, an impurity is doped into the semiconductor layer 3 beyond the gate insulating film 4 to form a source region 6, a drain region 7, and an LDD region 8.例文帳に追加

次に、ゲート絶縁膜４越しに半導体層３に不純物を注入して、ソース領域６、ドレイン領域７及びＬＤＤ領域８を形成する。 - 特許庁

The p^+ region 21 is connected to a p^- region 13 under the gate electrode 15, and its connection path 22 is configured so as to traverse the separating region 20.例文帳に追加

Ｐ^＋領域２１は、ゲート電極１５下のＰ^−領域１３と接続されその接続経路２２は、離間領域２０を横切る形態となっている。 - 特許庁

The element comprises a gate, a second conductive drain region, a second conductive source region and a first low-concentration doped region having the second conductivity.例文帳に追加

前記素子はゲートと、第二導電性のドレイン領域と、第二導電性のソース領域と、第二導電性を持つ第一の低濃度ドープ領域とを含む。 - 特許庁

The n-type drain region DR is formed on the principal surface 12 opposite the n^+ source region SR with the p-type back gate region GB interposed.例文帳に追加

ｎ型ドレイン領域ＤＲは、ｐ型バックゲート領域ＢＧを挟んでｎ^+ソース領域ＳＲと対向するように主表面１２に形成されている。 - 特許庁

A source region, and a drain region (both not illustrated) are provided on both sides of the gate electrode 13A, and a channel region (not shown) is formed therebetween.例文帳に追加

このゲート電極１３Ａの両側には、ソース領域、ドレイン領域（共に不図示）が配置され、それらの間にチャネル領域（不図示）が形成されている。 - 特許庁

To provide a semiconductor device wherein the resistance delay in a selective gate region and a peripheral circuit region is avoided while miniaturizing a memory cell array region.例文帳に追加

メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避する半導体装置を提供する。 - 特許庁

A contact hole 10 is formed in the P^+ diffusion layer which is in common with the source region, and the gate region and the drain region are arranged concentrically.例文帳に追加

また、Ｐ^＋拡散層にはソース領域と共通にコンタクトホール１０が形成され、ゲート領域とドレイン領域とは同心円状に配置される。 - 特許庁

A p-channel region 18, an n+-emitter region 24, a trench-type gate electrode 22, and an emitter electrode 28 are made on the n-drift region 12.例文帳に追加

ｎ−ドリフト領域１２上には、ｐチャネル領域１８、ｎ＋エミッタ領域２４、トレンチ型のゲート電極２２、エミッタ電極２８が形成される。 - 特許庁

The said etching region is extended from a position on one said region on one said gate part to a position on the other said region.例文帳に追加

前記エッチング領域は、１つの前記ゲート部分の上で１つの前記領域の上の位置から他の前記領域の上の位置まで延長される。 - 特許庁

In the channel region 7, a portion just under the gate electrode 9 functions as a channel, and a right side region functions as an extension region of the drain layer 6.例文帳に追加

チャネル領域７は、ゲート電極９の直下の部分がチャネルとして機能し、右側の領域がドレイン層６の拡張領域として機能する。 - 特許庁

Each of the gate regions is provided in a trench penetrating through the second semiconductor region, the third semiconductor region, and the fourth semiconductor region in a second direction.例文帳に追加

ゲート領域は、第２半導体領域、第３半導体領域及び第４半導体領域を第２方向に貫通するトレンチ内に設けられる。 - 特許庁

The source region 113 is formed in a part of the surface 107a, which is adjacent to the gate region 109 and faces the base region 105.例文帳に追加

ソース領域１１３は、表面１０７ａの一部に形成され、ゲート領域１０９と隣り合い、かつベース領域１０５と対向する位置に形成される。 - 特許庁

The conductive path formation region is interrupted by a depletion layer extending from the inversion layer formation region when the gate region is within a range of predetermined voltages.例文帳に追加

導通路形成領域は、ゲート領域が所定の電圧範囲のときには、反転層形成領域から伸びる空乏層により遮断される。 - 特許庁

A gate 9 of double structure comprises two first gate members 12 and 13 sandwiching a gate region with a specified interval in-between, and two second gate members 14 and 15 sandwiching those two first gate members 12 and 13 from farther outside.例文帳に追加

ゲート領域を所定の間隔をあけて挟む２つの第１ゲート部材１２,１３と、その２つの第１ゲート部材１２,１３をさらに外側から挟む２つの第２ゲート部材１４,１５とを有する二重構造のゲート部９を備える。 - 特許庁

Then, a gate insulating film 22 is formed on the semiconductor substrate 11 of a gate forming region, and further after a gate electrode forming film 23 is formed on the entire face, the gate electrode forming film 23 is processed to form a gate electrode 24.例文帳に追加

次にゲート形成領域の半導体基板１１上にゲート絶縁膜２２を形成し、さらに全面にゲート電極形成膜２３を形成した後、ゲート電極形成膜２３を加工してゲート電極２４を形成する。 - 特許庁

A resist region 20 covering the gate terminal and the lead wiring of a gate electrode line 12 and provided between a passivation layer 22 and a gate insulating layer 14 is used so as to protect the gate terminal and the lead wiring.例文帳に追加

ゲート電極線１２のゲート端子とリード線を被覆し、かつ不動態化層２２とゲート絶縁層１４との間に設けられるレジスト領域２０が、ゲート端子とリード線を保護するために使用される。 - 特許庁

The multi-finger gate includes a plurality of gate fingers 452 formed in the active region, and a gate connection part 454 which connects the gate fingers to one another and is formed between two active regions.例文帳に追加

マルチフィンガーゲートは、アクティブ領域内に形成された複数のゲートフィンガー４５２、及びゲートフィンガーを互いに接続して二つのアクティブ領域の間に形成されたゲート接続部４５４を含む。 - 特許庁

The lateral diffusion region 14B of the p-type diffusion region 14 reaches to a point just under the gate electrode 6, so that a surface leakage current occurring between the n^+-source region 7 and the n^+-drain region 8 can be reduced.例文帳に追加

また、横方向拡散１４Ｂがゲート電極６の直下まで到達することでＮ＋ソース領域７とＮ＋ドレイン領域８との間の表面リーク電流を低減する。 - 特許庁

A source region 5 and a drain region 6 are formed on a p-type semiconductor substrate surface becoming a back gate region, and a channel region 4 is formed on the p-type semiconductor substrate surface between them.例文帳に追加

バックゲート領域となるｐ型半導体基板表面にソース領域５、ドレイン領域６を設け、これらの間のｐ型半導体基板表面にチャネル領域４を設ける。 - 特許庁

A source region 71 is disposed outside the gate region so that it surrounds the drain region, and the source region is detached from an oxidized film for element separation 3 by a previously stipulated distance.例文帳に追加

さらに、ドレイン領域を囲むようにしてゲート領域の外側にはソース領域７１が配置され、ソース領域は素子分離用酸化膜３と予め規定された距離離間している。 - 特許庁

The p+ type punch-through preventing region 6 is formed over the entire part of an element region B, which is a region other than an element region A, where the photodiode and a read gate are formed.例文帳に追加

ｐ^＋ 型パンチスルー防止領域６は、フォトダイオード及び読み出しゲートが形成される素子領域Ａ以外の素子領域Ｂには、その素子領域Ｂの全体に形成される。 - 特許庁

The invented solid-state image sensing device has a p-type region 37 only in the neighborhood of a source region 36 and an n-type (n-well) region 33 in the other region under the ring-shaped gate electrode 35.例文帳に追加

本発明の固体撮像素子は、ソース領域３６の近傍にのみｐ型領域３７があり、リング状ゲート電極３５下の他の領域はｎ型（ｎウェル）３３になっている。 - 特許庁

A MIS-type semiconductor device comprises a source region 101, a channel region 104, and a drain region 102 and equipped with a gate electrode 103 located on the channel region 104.例文帳に追加

ソ−ス領域１０１、チャネル領域１０４、ドレイン領域１０２からなり、チャネル領域１０４上にゲート電極１０３を有するＭＩＳ型半導体装置を作製する。 - 特許庁

A thin film transistor T2 comprising a gate electrode 6a, a source region 45, a drain region 46, GOLD regions 41 and 42, and a channel region 40 is formed in a region R2.例文帳に追加

領域Ｒ２に、ゲート電極６ａ、ソース領域４５、ドレイン領域４６、ＧＯＬＤ領域４１，４２およびチャネル領域４０を含む薄膜トランジスタＴ２が形成されている。 - 特許庁

An n-type drain region 7 and an n-type source region 8 are provided in the n-type drift region 3 and the p-type body region 4 respectively, so as to sandwich a portion of the gate electrode 6.例文帳に追加

このゲート電極６の一部を挟んでｎ型ドリフト領域３内及びｐ型ボディ領域４内にそれぞれ、ｎ型ドレイン領域７及びｎ型ソース領域８が設けられる。 - 特許庁

An insulating film 9 is provided on the n^- drift region 3, and a gate insulating film 10 is provided on the n^+ emitter region 5, p body region 4, and n^- drift region 3.例文帳に追加

ｎ^-ドリフト領域３の上には、絶縁膜９が設けられており、ｎ^+エミッタ領域５、ｐボディ領域４およびｎ^-ドリフト領域３の上にはゲート絶縁膜１０が設けられている。 - 特許庁

The field-effect semiconductor device is equipped with a semiconductor region sandwiched between the gate electrodes 106, and the semiconductor region is formed into a stripe-shaped structure composed of an n^+ emitter region 104 and a p emitter region.例文帳に追加

電解効果型半導体装置における，ゲート電極１０６に挟まれた半導体領域を，ｎ^＋ エミッタ領域１０４とｐエミッタ領域とによるストライプ状の構造とした。 - 特許庁

Then an extending source/drain region 240 thinner than the deep source/drain region and extending toward a channel region under the gate electrode is formed in the upper region of the semiconductor substrate.例文帳に追加

次に、半導体基板の上部領域にはディープソース／ドレイン領域よりも薄く、かつゲート電極の下部のチャンネル領域に向かって延びたソース／ドレイン延長領域２４０が形成される。 - 特許庁

In an example indicated in Fig. 1, the gate electrode 104 is formed to the channel region 102 via a gate insulating layer 103.例文帳に追加

図１に示す例では、ゲート電極１０４は、チャンネル領域１０２にゲート絶縁層１０３を介して形成されている。 - 特許庁

A gate electrode 5 is arranged so that both edges in the direction of gate width project from an active region in a plan view.例文帳に追加

ゲート電極５は、そのゲート幅方向の両端部が活性領域から平面視的に突出するように配設されている。 - 特許庁

The dummy trench gate 32 is provided with a projection 40 projected to the trench gate 24 in the first semiconductor region 8.例文帳に追加

ダミートレンチゲート３２は、第１半導体領域８内においてトレンチゲート２４に向けて突出する突出部４０を有している。 - 特許庁

Capacity between a gate electrode 19 and a channel region 11 of an active layer 5 can be increased without thinning the gate insulating film 14.例文帳に追加

ゲート絶縁膜14を薄くすることなくゲート電極19と活性層５のチャネル領域11との間の容量を増加できる。 - 特許庁

An element isolation region 2, a p-type well 3, a gate insulating film 4, and a gate electrode 5 are sequentially formed in a semiconductor substrate 1.例文帳に追加

半導体基板１に素子分離領域２、ｐ型ウエル３、ゲート絶縁膜４およびゲート電極５を順に形成する。 - 特許庁

A pixel section is formed in a region defined by a gate line transmitting a gate signal and a data line transmitting a data signal.例文帳に追加

画素部は、ゲート信号を伝達するゲートラインと、データ信号を伝達するデータラインとにより定義される領域に形成される。 - 特許庁

In the gate-forming region of the semiconductor layer 102, a gate oxide film 104 and a polysilicon film 105 are laminated upon each other.例文帳に追加

ｐ型SiC半導体層１０２のゲートを形成する領域にゲート酸化膜１０４およびポリシリコン膜１０５が積層される。 - 特許庁

A gate electrode 8 is provided on a channel 11 formed in a diffusion layer region 3 through the intermediary of a gate insulating film 7.例文帳に追加

拡散層領域３に形成されたチャネル１１の上には、ゲート絶縁膜７を介してゲート電極８が設けられている。 - 特許庁

A gate electrode 109 is formed on an appropriate portion of the p+-type well region 105 with a gate oxide film 108 in-between.例文帳に追加

ｐ^+形ウェル領域１０５の適宜部位上にはゲート酸化膜１０８を介してゲート電極１０９が形成される。 - 特許庁