「gate region」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

A semiconductor device includes a substrate (semiconductor substrate 1) in which an element isolation region 3 for isolating an element formation region 2 from other regions is formed, a gate groove 4 formed in the element formation region 2, and a pair of diffusion regions 5 formed in the element formation region 2 and disposed separately from each other across the gate groove 4.例文帳に追加

素子形成領域２を他の領域と分離する素子分離領域３が形成された基板（半導体基板１）と、素子形成領域２に形成されたゲート溝４と、素子形成領域２にゲート溝４を挟んで離間して形成された一対の拡散領域５を有する。 - 特許庁

A p-type gate region 3 is provided on the surface of an n-type semiconductor layer 2, n-type drain region 4 and source region 5 are respectively provided on the surface of the n-type semiconductor layer holding the gate region 3 there between, and thus the junction field effect transistor is formed.例文帳に追加

ｎ形半導体層２の表面にｐ形のゲート領域３が設けられ、そのゲート領域３を挟んでｎ形半導体層２の表面にｎ形のドレイン領域４およびソース領域５がそれぞれ設けられることにより接合型電界効果トランジスタが形成されている。 - 特許庁

Thereafter, a gate electrode 5 of rich silicon state is formed in the nMOS region and a gate electrode 6 of rich Ni state is formed in the pMOS region by conducting the annealing process through formation of a mask layer 4 only to the pMOS region and silicon ion implantation only to the nMOS region.例文帳に追加

その後、ｐＭＯＳ領域のみにマスク層４を形成して、ｎＭＯＳ領域のみにシリコンをイオン注入し、アニール処理することにより、ｎＭＯＳ領域にはシリコンリッチ状態のゲート電極５を、ｐＭＯＳ領域にはＮｉリッチ状態のゲート電極６を形成する。 - 特許庁

An n-type MOS transistor has an active region STN surrounded by the element isolation region 3 where a width Xc in the longitudinal direction of the gate in the entire region Wc including the contact forming region with a contact plug 10b formed is formed of the same width in the breadthwise direction of the gate.例文帳に追加

一方、Ｎ型ＭＯＳトランジスタは、素子分離領域３に囲まれた活性領域ＳＴＮが、ゲート幅方向において、コンタクトプラグ１０ｂが形成されるコンタクト形成領域を含めた全領域Ｗｃでゲート長方向の幅Ｘｃが同じ幅で形成されている。 - 特許庁

For realizing a bipolar transistor with large channel width without outer wiring by fixing body potential, the transistor constituted of drain/source region-first gate 401-body contact region and the merged part of first conduction-type second region 123-second gate 402-source/drain region is realized.例文帳に追加

またボディ電位固定の外部配線無しに、チャネル幅の大きい両極性のトランジスタを実現する為に、ドレイン・ソース領域−第１ゲート４０１−ボディコンタクト領域と第１導電型の第２領域１２３の併設部分−第２ゲート４０２−ソース・ドレイン領域 からなるトランジスタの構成とする。 - 特許庁

An isolation insulating layer 6 isolates a region where the source-drain region 11 is formed from the impurity diffusion region 14 for control gate by surrounding the periphery of the impurity diffusion region 14 for control gate while reaching the buried insulating layer 2 from the surface of the semiconductor layer 3.例文帳に追加

分離絶縁層６は、半導体層３の表面から埋め込み絶縁層２に達しながらコントロールゲート用不純物拡散領域１４の周囲を取り囲むことで、ソース／ドレイン領域１１が形成された領域とコントロールゲート用不純物拡散領域１４とを分け隔てている。 - 特許庁

The thickness of the gate insulating film 103 in a level difference region 120 of the border of the above element isolation region 102 and regions other than the element isolation region 102 is made 65%-100% to the film thickness of the gate insulating film 103 in regions other than the level difference region 120.例文帳に追加

上記素子分離領域１０２とその素子分離領域１０２以外の領域との境界の段差領域１２０におけるゲート絶縁膜１０３の膜厚を、その段差領域１２０以外の領域におけるゲート絶縁膜１０３の膜厚に対して６５％〜１００％とする。 - 特許庁

A p-layer 6 is formed in a region in an upper layer part of the GaN layer 1 and in the AlGaN layer 2, wherein the region includes a part of the region directly underneath the source electrode 3 and a part of the region directly underneath the gate electrode 5, and the p-layer 6 is connected to the source electrode 3 and to the gate electrode 5.例文帳に追加

また、ＧａＮ層１の上層部及びＡｌＧａＮ層２におけるソース電極３の直下域の一部及びゲート電極５の直下域の一部を含む領域に、ソース電極３及びゲート電極５に接続されるように、ｐ層６を形成する。 - 特許庁

An integrated LDMOS transistor comprises a semiconductor substrate (11), an LDMOS gate region (17), LDMOS source (14) and drain (15) regions, and a channel region (13) positioned beneath the LDMOS gate region, where the channel region interconnects the LDMOS source and drain regions.例文帳に追加

半導体基板（１１）、ＬＤＭＯＳゲート領域（１７）、ＬＤＭＯＳソース（１４）とドレイン（１５）領域およびＬＤＭＯＳゲート領域の下に配置されたチャネル領域（１３）を含み、チャネル領域がＬＤＭＯＳソースとドレイン領域を相互結合する集積ＬＤＭＯＳトランジスタ。 - 特許庁

A gate insulating film is formed in a first region and a second region of a substrate, and a first metallic film is formed on the gate insulating film in the first region or the second region, then a second metallic film is formed on each of the first and second regions.例文帳に追加

基板の第１領域及び第２領域に、ゲート絶縁膜を形成し、前記第１領域あるいは前記第２領域のいずれか一方の領域のゲート絶縁膜上に、第１金属膜を形成し、第１の領域及び第２の領域に、それぞれ、第２金属膜を形成する。 - 特許庁

Punch-through preventive regions 150 and 160 are formed at positions deeper than the transfer facilitation region 140 in the region from the transfer gate 130 to the floating diffusion part 120, or at positions shallower than the transfer facilitation region 140 in the lower layer region of the transfer gate 130.例文帳に追加

また、転送ゲート部１３０からフローティングデフュージョン部１２０にわたる領域の転送容易化領域１４０より深い位置、あるいは、転送ゲート部１３０の下層領域の転送容易化領域１４０より浅い位置に、パンチスルー防止領域１５０、１６０を形成した。 - 特許庁

The control gate is formed on the curve surface of the floating gate in a region limited to an angle range smaller than 90° between the extended line of the first surface of the floating gate and the extended line of the second surface of the floating gate.例文帳に追加

コントロールゲートは、フローティングゲートの第１面の延長線とフローティングゲートの第２面の延長線との間で９０゜より小さな角度範囲に限定される領域内で、前記フローティングゲートのカーブ面上に形成されている。 - 特許庁

Capacitance between a gate and a source and capacitance between the gate and a drain are inhibited by oxidizing a trench gate, forming a body to a sidewall by inclined ion implantation, forming a gate electrode and forming a lightly doped source region by inclined ion implantation.例文帳に追加

トレンチゲート酸化後に傾斜イオン注入で側壁にボディを形成し、ゲート電極形成後に低濃度ソース領域を傾斜イオン注入で形成することにより、ゲート・ソース間容量とゲート・ドレイン間容量を抑える。 - 特許庁

A floating diffusion layer between the transfer gate and the reset gate, a light receiving element at a side of the transfer gate away from and opposite to the floating diffusion layer, and a source/drain region at a side of the reset gate away from and opposite to the floating diffusion layer, are formed.例文帳に追加

トランスファーゲート及びリセットゲートの間の浮遊拡散層、浮遊拡散層に対向したトランスファーゲートの一側の受光素子、及び浮遊拡散層に対向したリセットゲートの一側のソース／ドレイン領域を形成する。 - 特許庁

An insulated gate type semiconductor device having a trench gate forms a dummy trench by nearing to a trench gate, diffuses boron or the like from the bottom part, and forms a P+ diffusion region 112 so as to include the deepest part of the trench gate.例文帳に追加

トレンチゲートを有する絶縁ゲート型半導体装置において、トレンチゲートに近接してダミートレンチを形成し、その底部よりボロン等を拡散し、トレンチゲートの最深部を含むようにＰ＋拡散領域１１２ を形成した。 - 特許庁

Buried gate electrodes 142 extending in a direction crossing a gate contact region 102 in a plan view in buried electrodes 140 extend only in front of a gate electrode 310 so as not to overlap the gate electrode 310.例文帳に追加

埋込ゲート電極１４０のうち平面視でゲートコンタクト領域１０２と重なる方向に延伸している埋込ゲート電極１４２は、ゲート電極３１０と重ならないように、ゲート電極３１０の手前までしか延伸していない。 - 特許庁

A gate electrode 104a is formed on an active region of a semiconductor substrate 101, and a gate interconnect line 104b, consisting of the same material as the gate electrode 104a, is formed on an element isolation insulating film 102 surrounding the active region simultaneously.例文帳に追加

半導体基板１０１の活性領域上にゲート電極１０４ａを形成すると共に、該活性領域を囲む素子分離絶縁膜１０２上に、ゲート電極１０４ａと同一材料からなるゲート配線１０４ｂを形成する。 - 特許庁

To provide a method of manufacturing a recess gate of a semiconductor element, capable of preventing damage of an active region, even if a loss of a field oxide film below a path gate and overlay misalignment occur between the active region and a recess pattern in forming the recess gate.例文帳に追加

リセスゲート形成時にパスゲートの下のフィールド酸化膜の損失及び、活性領域とリセスパターンとのオーバーレイミスアライメントが発生しても、活性領域の損傷を防止できる半導体素子のリセスゲートの製造方法を提供すること。 - 特許庁

A source region is formed on one side of the gate electrode in a gate length direction, and a drain region is formed on the other side, both formed by impurity diffusion from polycrystalline silicon containing an impurity and filling the inside of the trench portion, deep enough to reach vicinity of the bottom of the gate electrode (vicinity of bottom of trench portion).例文帳に追加

ソース領域とドレイン領域は、何れも、トレンチ内部に充填された不純物を含む多結晶シリコンからの不純物拡散によって形成され、ゲート電極の底部近傍（トレンチ部の底部近傍）の深さまで形成されている。 - 特許庁

A method forms the structure that has a substrate having at least one semiconductor channel region, a gate dielectric layer on the upper surface of the substrate over the semiconductor channel region, and a gate conductor on the gate dielectric layer.例文帳に追加

本発明の方法は、少なくとも１つの半導体チャネル領域を有する基板と、半導体チャネル領域を覆うように基板の上面に設けられたゲート誘電体層と、ゲート誘電体層上のゲート導電体とを有する構造を形成する。 - 特許庁

The semiconductor element 14a is driven by a driving method of applying a gate voltage to a trench gate electrode 36a of a trench gate 36 when a reflux current is flowing through the diode structure comprising a body region 33 and a drift region 32.例文帳に追加

半導体素子１４ａは、ボディ領域３３とドリフト領域３２で構成されるダイオード構造を介して還流電流が流れているときに、トレンチゲート３６のトレンチゲート電極３６ａにゲート電圧を印加する駆動方法によって駆動される。 - 特許庁

In a region between the gate insulation film 5 and the source electrode 3 and in a region between the gate insulation film 5 and the drain electrode 4, the carbon nanotube 6 is in contact with an insulation film 11 consisting of a material different from that of the gate insulation film 5.例文帳に追加

カーボンナノチューブ６は、ゲート絶縁膜５とソース電極３の間の領域、及び、ゲート絶縁膜５とドレイン電極４の間の領域のそれぞれの領域にて、ゲート絶縁膜５とは異なる材料よりなる絶縁膜１１と接する。 - 特許庁

An LDMOS transistor comprises: a gate electrode formed on a semiconductor substrate via a gate insulating film; a source diffusion region and a drain diffusion region each formed in the semiconductor substrate at the both side of the gate electrode; and a field drain portion.例文帳に追加

ＬＤＭＯＳトランジスタは、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両側の半導体基板中にそれぞれ形成されたソース拡散領域及びドレイン拡散領域と、フィールドドレイン部と、を備える。 - 特許庁

A gate of a PMISFET which requires a high current capacity is a high driving force gate 10ph disposed in a discontinuous active region R10p or a high driving force gate 20ph disposed in a two-input active region R20p.例文帳に追加

高い電流能力を必要とするＰＭＩＳＦＥＴのゲートは、不連続型活性領域Ｒ１０ｐ に配置された高駆動力型ゲート１０ｐｈか、２入力型活性領域Ｒ２０ｐ に配置された高駆動力型ゲート２０ｐｈである。 - 特許庁

When applying a voltage to a control gate electrode in entering or erasing operation, an electric field relatively weaker than an electric field between a central part of the active region and the floating gate is formed between the edge of the active region and the floating gate.例文帳に追加

記入または消去動作で制御ゲート電極に電圧が印加される時、活性領域の中央部分と浮遊ゲートとの間の電界に比べて相対的に弱い電界が活性領域の縁部と浮遊ゲートの間に形成される。 - 特許庁

In the method of manufacturing a transistor, a trench is formed into an active region on a semiconductor substrate and a gate electrode is formed on the active region to prevent the leakage current, the gate oxide integrality(GOI) damage and the reverse narrow width effect of the transistor.例文帳に追加

半導体基板上に活性領域の溝を形成し活性領域にゲート電極を形成して漏洩電流、ジー・オー・アイ（Gate Oxide Integrality：GOI）損傷、及びトランジスタの逆狭小幅効果（reverse narrow width effect）を防ぐことを特徴とするトランジスタの製造方法。 - 特許庁

The transistor 100 includes a gate insulating layer 102 provided on the semiconductor layer 10, a gate electrode 106 provided on the gate insulating layer 120, and a drain region 110 and a source region 112 provided on the semiconductor layer 10.例文帳に追加

トランジスタ１００は、半導体層１０上に設けられたゲート絶縁層１０２と、ゲート絶縁層１２０上に設けられたゲート電極１０６と、半導体層１０に設けられたドレイン領域１１０及びソース領域１１２とを含む。 - 特許庁

This semiconductor device including a selection gate S1 provided for a memory cell A1 has a Tri-gate structure, wherein the upper surface of a gate insulation film 9 formed on a channel of the selection gate S1 is higher than a part or the whole of the upper surface of an element separation region 10 of the selection gate S1.例文帳に追加

本発明の一態様において、メモリセルＡ１に対して設けられる選択ゲートＳ１を含む半導体装置は、選択ゲートＳ１のチャネル上に形成されているゲート絶縁膜９の上面が、選択ゲートＳ１の素子分離領域１０の上面の一部又は全部よりも高く、Tri-gate構造を持つ。 - 特許庁

The gate pattern is formed by patterning a gate electrode pattern 57b covering the peripheral circuit region, a second gate interlayer insulating film 64b which is formed on the gate electrode pattern and thicker than the first gate interlayer insulating film 64a and a second conducting film 69 formed on the second gate interlayer insulating film.例文帳に追加

又、ゲートパターンは周辺回路領域を覆うゲート電極パターン５７ｂ、ゲート電極パターンの上に形成され、第１ゲート層間絶縁膜６４ａより厚い第２ゲート層間絶縁膜６４ｂ、及び第２ゲート層間絶縁膜の上に形成された第２導電膜６９をパターニングして形成する。 - 特許庁

The thin film transistor (30) has on a substrate (10) a semiconductor layer (1a) having a source region (1s), a channel region (1c), a drain region (1d), a first LDD region (1sc), and a second LDD region (1cd), and a gate electrode (2a) arranged so as to face the channel region.例文帳に追加

薄膜トランジスタ（３０）は、基板（１０）上に、ソース領域（１ｓ）、チャネル領域（１ｃ）、ドレイン領域（１ｄ）、第１ＬＤＤ領域（１ｓｃ）及び第２ＬＤＤ領域（１ｃｄ）を有する半導体層（１ａ）と、チャネル領域に対向配置されたゲート電極（２ａ）とを備える。 - 特許庁

The semiconductor device includes a semiconductor substrate, a source region, a channel region and a drain region layered vertically on the semiconductor substrate, and gates formed on both sidewalls at the layered source region, channel region and drain region via an gate insulating film.例文帳に追加

半導体素子は、半導体基板、前記半導体基板上に垂直に積層されたソース領域、チャンネル領域及びドレーン領域、並びに前記積層されたソース領域、チャンネル領域及びドレーン領域の両側壁にゲート絶縁膜の介在下に形成されたゲートを含む。 - 特許庁

On an n^+ SiC substrate 5, an n^- SiC epitaxial layer 8 is formed which has a body region 12, a drift region 13 and a source region 14, and a gate trench 15 is formed which passes through the source region 14 and the body region 12 and reaches the drift region 13.例文帳に追加

ｎ^＋型のＳｉＣ基板５上に、ボディ領域１２、ドリフト領域１３およびソース領域１４を有するｎ^−型のＳｉＣエピタキシャル層８を形成し、ソース領域１４およびボディ領域１２を貫通し、ドリフト領域１３に達するゲートトレンチ１５を形成する。 - 特許庁

A coverage rate representing the area of a region that is the sum of an impurity diffusion layer forming region and a gate electrode forming region per given area is determined to be different between the first region A1 and the second region A2 of the semiconductor substrate.例文帳に追加

ここで、所定面積あたりの不純物拡散層の形成領域とゲート電極の形成領域の和で示される領域の面積である被覆率が、半導体基板の第１の領域と第２の領域間で異なるようにする。 - 特許庁

The channel region 107 includes: a central region 107a connecting the source region 105 and the drain region 106 and having an approximately rectangular shape; and protruded regions 107b and 107c protruding from one side end of the central region in a gate width direction.例文帳に追加

チャネル領域１０７は、ソース領域１０５とドレイン領域１０６とを繋ぐ略矩形状の中央領域１０７ａと、ゲート幅方向において中央領域の側端から突出する凸状領域１０７ｂ，１０７ｃとを含む。 - 特許庁

A first region 11 that functions as a transistor has a drain region 111, a body region 112 formed on the upper side of the drain region 111, a source region 113A formed on the upper side of the body region 112, and a trench formed in the body region 112 and in which a gate electrode 120 is embedded.例文帳に追加

トランジスタとして機能する第１領域１１は、ドレイン領域１１１と、ドレイン領域１１１の上側に形成されたボディー領域１１２と、ボディー領域１１２の上側に形成されたソース領域１１３Ａと、ボディー領域１１２に形成され且つゲート電極１２０が埋め込まれたトレンチとを有する。 - 特許庁

The junction type field effect transistor formed on a semiconductor substrate 100 is constituted with inclusion of a source region 101, a drain region 102, a channel region 103 formed between the source region 101 and the drain region 102, and a gate region 107 formed under at least the channel region 103.例文帳に追加

半導体基板１００に形成された接合形電界効果トランジスタは、ソース領域１０１と、ドレイン領域１０２と、ソース領域１０１とドレイン領域１０２との間に形成されたチャネル領域１０３と、少なくともチャネル領域１０３の下に形成されたゲート領域１０７とを含で構成される。 - 特許庁

The p-type MOS transistor has an active region STP surrounded by an element isolation region 3, where a width Xb in the longitudinal direction of a gate in a contact not-forming region Wb is narrower than a width Xa in the longitudinal direction of the gate on a contact forming region Wa with a contact plug 10a formed in the breadthwise direction of the gate.例文帳に追加

Ｐ型ＭＯＳトランジスタは、素子分離領域３に囲まれた活性領域ＳＴＰが、ゲート幅方向において、コンタクトプラグ１０ａが形成されるコンタクト形成領域Ｗａにおけるゲート長方向の幅Ｘａに比べて、非コンタクト形成領域Ｗｂにおけるゲート長方向の幅Ｘｂが狭くなっている。 - 特許庁

The offset drain region of a power MOSFET, disposed in between a gate electrode 7 and an n^+-type drain region 15 has a dual offset structure; the impurity concentration of an n^--type offset drain region 9 nearest to the gate electrode 7 is relatively low; and the impurity concentration of an n-type offset drain region 13 apart from the gate electrode 7 is relatively high.例文帳に追加

パワーＭＯＳＦＥＴのゲート電極７とｎ^＋型ドレイン領域１５との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極７に最も近いｎ^−型オフセットドレイン領域９の不純物濃度を相対的に低く、ゲート電極７から離間したｎ型オフセットドレイン領域１３の不純物濃度を相対的に高くする。 - 特許庁

This semiconductor storage device is characterized by that memory transistors M11 to M22, each having a source region and a drain region formed at a surface part of a semiconductor across a channel forming region, a gate insulating film which is provided on the channel-forming region and includes a charge storage means, and a gate electrode on the gate insulating film are arranged in the word direction and the bit direction.例文帳に追加

半導体の表面部分にチャネル形成領域を挟んで形成されたソース領域およびドレイン領域と、当該チャネル形成領域上に設けられ内部に電荷蓄積手段を含むゲート絶縁膜と、当該ゲート絶縁膜上のゲート電極とを備えたメモリトランジスタＭ１１〜Ｍ２２がワード方向とビット方向に複数配置されている。 - 特許庁

An n-type MIS transistor nTr includes: an active region 1a that is surrounded by an element isolation region 32 in a semiconductor substrate 1; a gate insulator film 13a that is formed on the active region 1a and on the element isolation region 32 and includes a high dielectric constant insulator film 12a; and a gate electrode 16a formed on the gate insulator film 13a.例文帳に追加

ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１における素子分離領域３２に囲まれた活性領域１ａと、活性領域１ａ上及び素子分離領域３２上に形成され且つ高誘電率絶縁膜１２ａを有するゲート絶縁膜１３ａと、ゲート絶縁膜１３ａ上に形成されたゲート電極１６ａとを備えている。 - 特許庁

Transfer gate electrodes 3, 13 are disposed on the principal surface of a semiconductor substrate SB spaced apart from each other, and a surface impurity region 7 is disposed in the surface of a p-type well region 1 located on the outer surface of the transfer gate electrode 3 in the direction of the gate length thereof, and further a PD region 6 is disposed deeper than the surface impurity region 7.例文帳に追加

半導体基板ＳＢの主面上には転送ゲート電極３および１３が間隔を開けて配設され、転送ゲート電極３のゲート長方向の側面外方のＰ型ウエル領域１の表面内には、表面不純物領域７が配設され、表面不純物領域７よりも深くＰＤ領域６が配設されている。 - 特許庁

Each memory cell 10 has a p-type active region 13 and an n-type active region 14, two pieces of word lines 21a and 21b (WL1 and WL2), and a common gate line (GL1) and a common gate line 22b (GL2).例文帳に追加

各メモリセル１０は、ｐ型能動領域１３およびｎ型能動領域１４、２本のワード線２１ａ，２１ｂ（ＷＬ１，ＷＬ２）、共通ゲート線２２ａ（ＧＬ１），および共通ゲート線２２ｂ（ＧＬ２）を備えている。 - 特許庁

The grid gate 4 has a region neighboring to the drop gate runner 10, the region having a plurality of passages spaced at an intersection angle they make to form an intersection direction flow of the rubber.例文帳に追加

格子ゲート４は、ゴムの交差方向流が形成されるように互いに交差した角度で間隔を置いて配置された複数の流路を有する、ドロップゲートランナ１０に隣接する領域を有する。 - 特許庁

A gate electrode 16 is formed on a P-type silicon layer 12 of an SOI substrate via gate insulating film 15, an n+ type source region 13 and a drain region 14 are formed, and a MOS transistor is formed.例文帳に追加

ＳＯＩ基板のｐ型シリコン層１２に、ゲート絶縁膜１５を介してゲート電極１６が形成され、ｎ^+型ソース領域１３及びドレイン領域１４が形成されて、ＭＯＳトランジスタが作られる。 - 特許庁

Next, only the first transistor region 3 is covered with photoresist 6, the surface of the first gate oxide film 5 existent in the second transistor region 4 is etched, and a thin second gate oxide film 7 is formed.例文帳に追加

次に第１のトランジスタ領域３のみフォトレジスト６で覆い、第２のトランジスタ領域４に存在する第１のゲート酸化膜５の表面をエッチングし、薄い第２のゲート酸化膜７を形成する。 - 特許庁