「gate region」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

The shunt FET 1A has a gate electrode 30 on a gate region 34 inside a contact layer 17, a source electrode 31 and a drain electrode 32 on both sides of the gate electrode 30 on the contact layer 17, and a pair of recesses 35 on both sides of the gate region 34.例文帳に追加

シャントＦＥＴ１Ａは、コンタクト層１７内のゲート領域３４上にゲート電極３０を有し、コンタクト層１７上のゲート電極３０の両側にソース電極３１およびドレイン電極３２を有し、ゲート領域３４の両側に一対のリセス３５を有する。 - 特許庁

A transistor HVTr includes: a gate insulating film 13 formed on a semiconductor substrate 11; a gate electrode 14 formed on the gate insulating film 13; and a source region 15 and a drain region 16 formed in the semiconductor substrate 11 on both sides of gate electrode 14.例文帳に追加

トランジスタＨＶＴｒは、半導体基板１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４と、ゲート電極１４の両側の半導体基板１１内に形成されたソース領域１５及びドレイン領域１６とを有する。 - 特許庁

A gate electrode forming the TFT has at least a part of both end parts in the gate width direction inside a semiconductor region forming the TFT with both end parts of the gate electrode extending outside the semiconductor region forming the TFT in the gate length direction.例文帳に追加

ＴＦＴを形成するゲート電極において、ゲート幅方向の両端部の少なくとも一部はＴＦＴを形成する半導体領域の内部にあり、前記ゲート電極の両端部はゲート長方向にＴＦＴを形成する半導体領域の外部まで延在する。 - 特許庁

In the gate electrode that forms a TFT, at least a portion of the both tip parts along the gate width direction is located within a semiconductor region, which forms the TFT, and both tip parts of the gate electrode are extended to the outside of the semiconductor region, that forms the TFT, in the gate length direction.例文帳に追加

ＴＦＴを形成するゲート電極において、ゲート幅方向の両端部の少なくとも一部はＴＦＴを形成する半導体領域の内部にあり、前記ゲート電極の両端部はゲート長方向にＴＦＴを形成する半導体領域の外部まで延在する。 - 特許庁

The semiconductor device has, in a semiconductor region made of a carbon silicate having a (000-1) face, a gate insulating film and a gate electrode on the gate insulating film, and on the semiconductor region, an electrode, the gate insulating film including hydrogen or hydroxyl group (OH) ranging from 1E19/cm^3 to 1E20/cm^3.例文帳に追加

（０００−１）面の炭化珪素からなる半導体領域にゲート絶縁膜と、そのゲート絶縁膜上にゲート電極と、上記半導体領域に電極を有する半導体装置において、ゲート絶縁膜中に１Ｅ１９／cm^3から１Ｅ２０／cm^3の範囲の水素あるいは水酸基（ＯＨ）を含む。 - 特許庁

An upper surface of the element isolation region D2S is formed lower than an upper surface of a floating gate 12B from an end of the floating gate 12B halfway to the width of the element isolation region D2S, and formed in level with the upper surface of the floating gate 12C from to halfway the end of the floating gate 12C.例文帳に追加

素子分離領域Ｄ２Ｓの上面は、浮遊ゲート１２Ｂの端部から素子分離領域Ｄ２Ｓの幅の途中まで浮遊ゲート１２Ｂの上面より低く形成され、前記途中から浮遊ゲート１２Ｃの端部まで浮遊ゲート１２Ｃの上面と同じ高さに形成されている。 - 特許庁

The semiconductor device comprises a semiconductor substrate 1, a memory cell region and a peripheral circuit region provided on the semiconductor substrate 1, a gate electrode having a gate insulator 7 and a conductive layer 10 with a metal silicide upper portion on the memory cell region, and a gate electrode having the gate insulator 7 and the conductive layer 10 with a metal silicide upper portion on the peripheral circuit region.例文帳に追加

半導体基板１と、半導体基板１上に設けられたメモリセル領域および周辺回路領域と、メモリセル領域上にゲート絶縁膜７と上部が金属シリサイド化された導電層１０とを有するゲート電極と、周辺回路領域上にゲート絶縁膜７と上部が金属シリサイド化された導電層１０とを有するゲート電極とを備える。 - 特許庁

Thus, the lower source region 5b and lower drain region 6b are formed in the source region and drain region, and consequently current concentration above a channel region 9 caused as a gate length L becomes shorter is suppressed to make a current flow uniformly over the entire channel region 9, so that an effective gate width is widened by the uneven structure formed in the well region 2.例文帳に追加

このように、ソース領域、ドレイン領域に下部ソース領域５ｂ、下部ドレイン領域６ｂを形成することにより、ゲート長Ｌが短くなるにつれて生じるチャネル領域９の上方の電流集中を抑えチャネル領域９全体に均一に電流を流すことができるようになり、ウェル領域２に形成された凹凸構造によって実効的なゲート幅が広がる。 - 特許庁

The semiconductor device has a channel region of a transistor which is formed in the predetermined region of a silicon layer 103 formed on an insulating film 102, a gate electrode 116 formed on the channel region via a gate insulating film, and a source region S/drain region D positioned on the outside of the channel region and formed in the silicon layer whose film thickness is larger than the film thickness of the channel region.例文帳に追加

半導体装置は、絶縁膜１０２上に形成されたシリコン層１０３の所定領域に形成されたトランジスタのチャネル領域と、このチャネル領域の上にゲート絶縁膜を介して形成されたゲート電極１１６と、前記チャネル領域の外側に位置し、前記チャネル領域よりも膜厚の厚いシリコン層に形成されたソース領域Ｓ・ドレイン領域Ｄとを備える。 - 特許庁

A gate electrode 7 is formed on the n-type drift region 2 and a second p-type partition region 3b with no p base region 8 among the p-type partition regions via the gate oxide film 6 and the insulating film 16.例文帳に追加

ゲート電極７は、ｎ型ドリフト領域２と、ｐ型仕切領域のうちのｐベース領域８が形成されていない第２ｐ型仕切領域３ｂと、の上に、ゲート酸化膜６と絶縁膜１６を介して設けられている。 - 特許庁

After an LDD source region 14S and an LDD drain region 14D with low concentration are formed in the removed region 11B, a sidewall 15 is formed on side faces of the gate electrode 13, the gate insulation film 12 and the non-removed part 11A.例文帳に追加

削除領域１１Ｂに、低濃度のＬＤＤソース領域１４Ｓ及びＬＤＤドレイン領域１４Ｄが形成された後、ゲート電極１３、ゲート絶縁膜１２及び非削除部１１Ａの側面に、サイドウォール１５が形成される。 - 特許庁

The semiconductor device sequentially comprises a first part 22 of a collector region 29 of an IGBT (Insulated Gate Bipolar Transistor), and contains boron at a high concentration; a second part 23 of the collector region 29 which contains boron and gallium at a high concentration in total; and a base region 24 containing phosphorus.例文帳に追加

IGBT(Insulated Gate Bipolar Transistor)であり、ボロンを高濃度に含むコレクタ領域２９の第１部分２２と、ボロンとガリウムを合計で高濃度に含むコレクタ領域２９の第２部分２３と、リンを含むベース領域２４を順に備えている。 - 特許庁

Each unit cell 10 includes a back gate region 12 formed on a semiconductor substrate, and a source region 14 that is formed on the semiconductor substrate and is provided adjacent to the periphery of the back gate region 12 in a plan view.例文帳に追加

各単位セル１０は、半導体基板に形成されたバックゲート領域１２と、半導体基板に形成され、平面視でバックゲート領域１２の周囲に隣接して設けられたソース領域１４とを含んで構成されている。 - 特許庁

The gate electrode 9a whose gate length in a boundary region between the active region L and element isolating trench 2 is greater than that in the central part of the active region L is constituted of an H-shaped plane pattern as a whole.例文帳に追加

このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域におけるゲート長がアクティブ領域Ｌの中央部におけるゲート長よりも大きく、全体としてＨ形の平面パターンで構成されている。 - 特許庁

The IGBT region is formed on the periphery of the diode region, the trench gate can be highly integrated while ensuring a sufficiently large curvature radius of the bend of the trench gate around the diode region.例文帳に追加

ＩＧＢＴ領域がダイオード領域の周縁部に形成されているため、ダイオード領域を周回するトレンチゲートの湾曲部の曲率半径を十分に大きく確保しつつ、トレンチゲートを高集積化することが可能となる。 - 特許庁

The FD region has a contact for being electrically connected to a gate electrode of the first transistor within the region and is surrounded by gate electrodes G_1 and G_2 of second and third transistors, respectively, and an element isolation region.例文帳に追加

ＦＤ領域は、第１トランジスタのゲート電極と電気的に接続するためのコンタクトを領域内に有し、第２および第３のトランジスタそれぞれのゲート電極Ｇ_１，Ｇ_２ならびに素子分離領域により囲まれていている。 - 特許庁

A gate electrode 6 is formed on a channel forming region interposed between a drain region 2 and a source region 3 on a board 1, and a semiconductor photodetector 10 is provided on the gate electrode 6 through the intermediary of a dielectric film 7.例文帳に追加

基板１においてドレイン領域２とソース領域３との間に介在するチャネル形成領域上に形成したゲート電極６上に誘電体膜７を介して半導体光検出素子１０が設けられる。 - 特許庁

A source drain region 12 is formed in an element region on a single crystal Si substrate 11, and a gate electrode 14 including silicide is formed on a channel region between source and drain regions 12 via a gate oxide film 13.例文帳に追加

単結晶Ｓｉの基板１１上の素子領域にはソース・ドレイン領域１２が形成され、ソース・ドレイン領域１２の間のチャネル領域上にゲート酸化膜１３を介してシリサイドを含むゲート電極１４が形成されている。 - 特許庁

The electrically erasable programmable logic device 20 comprises a p-type substrate 22, a first n-type doped region 24, a first gate 26, a second n-type doped region 28, a second gate 30 and a third n-type doped region 32.例文帳に追加

電気的消去可能プログラマブルロジックデバイス２０はＰ型基板２２と、第一Ｎ型ドープ領域２４と、第一ゲート２６と、第二Ｎ型ドープ領域２８と、第二ゲート３０と、第三Ｎ型ドープ領域３２とを含んでなる。 - 特許庁

Thus, in a junction FET where a p-type polycrystalline Si with which the trench is filled is made a gate region, at least the side wall of the channel region makes contact with the p-type polycrystalline Si gate region without intervening an oxide film therebetween.例文帳に追加

こうして、前記トレンチ溝を充填するｐ型多結晶Ｓｉをゲート領域とする接合ＦＥＴにおいて、少なくとも前記チャネル領域の側壁部分がｐ型多結晶Ｓｉゲート領域と酸化膜を介さずに接する。 - 特許庁

A manufacturing method is provided with a reduction process for reducing an aspect ratio of a partial region between gate electrodes and diffusion layers made to be lower than that of a region, except for the partial region between the gate electrodes, prior to the formation of an interlayer insulating film.例文帳に追加

層間絶縁膜を形成する前に、ゲート電極間かつ拡散層間の一部領域のアスペクト比を、このゲート電極間のこの一部領域以外の領域のアスペクト比より低減させる低減工程を備える。 - 特許庁

The gate electrode 9a is composed of an H-shaped plane pattern as a whole, whose gate length in the border region of the active region L and element isolation groove 2 is larger than that in the center section of the active region L.例文帳に追加

このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域におけるゲート長がアクティブ領域Ｌの中央部におけるゲート長よりも大きく、全体としてＨ形の平面パターンで構成されている。 - 特許庁

To provide a semiconductor device in which an IGBT region and a diode region are formed on the same semiconductor substrate, wherein a trench gate is highly integrated while ensuring a large curvature radius of a bend of the trench gate formed on the IGBT region.例文帳に追加

ＩＧＢＴ領域とダイオード領域が同一半導体基板に形成されている半導体装置で、ＩＧＢＴ領域に形成するトレンチゲートの湾曲部の曲率半径を大きく確保しつつ、トレンチゲートを高集積化する。 - 特許庁

The drain region is formed in the position offset from the gate electrode, the source region is formed in a position on which the gate electrode overlaps, and the offset length of the drain region is ≥10 nm and ≤75 nm.例文帳に追加

ドレイン領域は、ゲート電極からオフセットされた位置に設けられており、ソース領域はゲート電極にオーバーラップされた位置に設けられており、及び、ドレイン領域がオフセットされた長さは１０ｎｍ以上かつ７５ｎｍ以下である。 - 特許庁

Consequently, the region isolation film functions as a margin of a formation place for a gate, and formation places for the gate oxide film and gate of the MOS transistor for the high breakdown voltage can be fixed.例文帳に追加

これにより、領域分離膜がゲートの形成場所のマージンとして機能し、高耐圧用ＭＯＳトランジスタのゲート酸化膜とゲートの形成場所を固定することができる。 - 特許庁

A gate insulating film extending to an element region 13 surrounded by the STI 12, e.g. a gate oxide film 14, and a gate electrode 15 containing polycrystalline silicon are provided on the substrate 11.例文帳に追加

基板１１上には、ＳＴＩ部１２に囲まれた素子領域１３に渡るゲート絶縁膜、例えばゲート酸化膜１４と、多結晶シリコンを含むゲート電極１５が設けられている。 - 特許庁

A gate insulating film 3 is formed on the silicon substrate 1 in a region held by the element isolation film 2, and a polysilicon gate electrode 4 is formed on the gate insulating film 3.例文帳に追加

この素子分離膜２に挟まれた領域のｎ型シリコン基板１上にゲート絶縁膜３が形成され、さらにゲート絶縁膜３上にポリシリコンのゲート電極４が形成される。 - 特許庁

The gate electrode 12 is formed only in the flat region, so that forming the gate electrode 12 into a thick film and making a film thickness after resist coating for gate electrode formation uniform are made compatible.例文帳に追加

ゲート電極１２を平坦な領域のみに形成することで、ゲート電極１２の厚膜化とゲート電極形成用のレジスト塗布後膜厚の均一化を両立可能にしている。 - 特許庁

The semiconductor device 100 includes a gate trench 25 having a shallow depth than a gate trench 21 between the gate trenches 21, 21 used for the formation of the p-floating region 51.例文帳に追加

また，半導体装置１００は，Ｐフローティング領域５１の形成に供するゲートトレンチ２１，２１間に，ゲートトレンチ２１よりも深さが浅いゲートトレンチ２５を設けることとしている。 - 特許庁

A gate insulation film 8 is formed in the most region of a channel and a gate electrode 9 is formed to cover the gate insulation film 8 and the multilayer insulation film.例文帳に追加

そして、チャネルの大部分の領域にはゲート絶縁膜８が形成されゲート絶縁膜８および上記積層絶縁膜を被覆するようにゲート電極９が形成される。 - 特許庁

Gate electrode junction regions 10 are provided so as to divide N+ drain region 4 between adjacent gate electrodes 3 parallelly arranged and connect adjacent gate electrodes 3 each other.例文帳に追加

そして、並列して隣接するゲート電極３間に位置するＮ＋ドレイン領域４を分割し、かつ隣接するゲート電極３を接続するようにゲート電極接合領域１０を設ける。 - 特許庁

The select gate electrode SL may be formed on the semiconductor substrate between the floating gate 204a and the common source region CSL while the control gate electrode WL is formed.例文帳に追加

選択ゲート電極ＳＬは制御ゲート電極ＷＬを形成する間、浮遊ゲート２０４ａ及び共通ソース領域ＣＳＬの間の半導体基板上に形成することができる。 - 特許庁

A floating gate electrode 4 is formed to a region sandwiched between adjacent channels 11, and a control gate electrode 6 is formed over the floating gate electrode 4 via an ONO film 17.例文帳に追加

隣接する溝部１１間に挟まれた領域にフローティングゲート電極４が形成され、その上に、ＯＮＯ膜１７を介在させてコントロールゲート電極６が形成されている。 - 特許庁

On the semiconductor layer, a gate electrode is provided via a gate insulation film, and a pair of source/drain regions is formed in the semiconductor layer so that a body region under the gate electrode is sandwiched.例文帳に追加

半導体層上には、ゲート絶縁膜を介してゲート電極が配設され、ゲート電極の下のボディ領域を挟むように半導体層内に１対のソース／ドレイン領域が形成される。 - 特許庁

A polysilicon film 123 is formed on a prescribed region on a glass substrate 121 and a gate insulating film 124 and a gate electrode 125 narrower than the gate insulating film 124 are formed on the film 123.例文帳に追加

ガラス基板１２１上の所定領域にポリシリコン膜１２３を形成し、その上にゲート絶縁膜１２４と、ゲート絶縁膜１２４よりも幅が狭いゲート電極１２５とを形成する。 - 特許庁

Within a logic circuit forming region, a second gate electrode layer 10 is formed on a second gate insulation layer 9 having a film thickness differing from the first gate insulation layer 3.例文帳に追加

ロジック回路形成領域内には第１のゲート絶縁層３と異なる膜厚を有する第２のゲート絶縁層９上に第２のゲート電極層１０が形成されている。 - 特許庁

Accordingly, when an interlayer insulating film Z is embedded in the gate electrode isolation region GV on the second gate insulating film 7, it may be embedded up to the top face of the second gate insulating film 7.例文帳に追加

このため、第２のゲート絶縁膜７上のゲート電極分離領域ＧＶに対して層間絶縁膜Ｚを埋込むときには第２のゲート絶縁膜７の上面まで埋込めばよい。 - 特許庁

The first pseudo-memory cell transistor 10 comprises a third gate 2 formed on an element separation layer 21 of the second region 32; and a fourth gate 3 formed on the side of the third gate 2.例文帳に追加

第１擬似メモリセルトランジスタ１０は、第２領域３２の素子分離層２１上に形成された第３ゲート２と、第３ゲート２の側面に形成された第４ゲート３とを備える。 - 特許庁

The length (L1) of the select side region (34) in the gate length direction is longer than the length (L2) of the assist side region (35).例文帳に追加

そして、ゲート長方向におけるセレクト側領域（３４）の長さ（Ｌ１）は、アシスト側領域（３５）の長さ（Ｌ２）よりも長いものとする。 - 特許庁

The n^+ type source region 36 and the p^+ type region 84 can be formed by a self-alignment of the gate electrode 35 and the LDD side spacer 91.例文帳に追加

ゲート電極３５とＬＤＤサイドスペーサ９１のセルフアラインでｎ^+型のソース領域３６とｐ^+型領域８４を形成できる。 - 特許庁

The MOS transistor is formed on the surface part of a semiconductor substrate (50) and is provided with a gate (10), a source region (13) and a drain region (14).例文帳に追加

ＭＯＳトランジスタは、半導体基板（５０）の表面部に形成され、ゲート（１０）、ソース領域（１３）、ドレイン領域（１４）を有する。 - 特許庁

The gate of the second transistor is connected to an extended region 24 extended from the n-type region 54 through a leading electrode 26.例文帳に追加

第２トランジスタのゲートは、導出電極２６を介してＮ型領域５４から延出された延出領域２４に接続されている。 - 特許庁

The junction A is constituted by bonding the gate region 16 of a second conductivity type, and the control region 14 of a first conductivity type.例文帳に追加

接合部Ａは、第２導電型のゲート領域１６と第１導電型の制御領域１４との接合により構成される。 - 特許庁

Furthermore, if this method is applied after a gate electrode is formed, an LDD region and a source/drain extended region are formed in a self-aligned manner.例文帳に追加

さらに、ゲート電極形成後に適用すれば自己整列的にＬＤＤ領域及びソース／ドレイン拡張領域を形成できる。 - 特許庁

A first semiconductor region, a second semiconductor region, and a cell transistor having a gate electrode are formed on a semiconductor substrate 10.例文帳に追加

半導体基板１０上に、第１半導体領域、第２半導体領域、及びゲート電極を有するセルトランジスタが形成されている。 - 特許庁