「gate region」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

n-type impurities are implanted from above the substrate 1, and the gate electrode 4, a source region 6 and a drain region 7 are formed.例文帳に追加

そして、基板１の上方からｎ型の不純物を注入することで、ゲート電極４や、ソース領域６、ドレイン領域７を形成する。 - 特許庁

The epitaxial layer 3 is dug from its surface 31 to form a gate trench 6 penetrating the source region 9 and body region 5.例文帳に追加

また、エピタキシャル層３の表面３１から掘り下げることにより、ソース領域９およびボディ領域５を貫通するゲートトレンチ６を形成する。 - 特許庁

Gate electrodes 103A and 103B are formed on an internal transistor formation region RA and on an input/output transistor formation region RB.例文帳に追加

内部トランジスタ形成領域Ｒ_A の上及び入出力トランジスタ形成領域Ｒ_B の上にゲート電極１０３Ａ及び１０３Ｂを形成する。 - 特許庁

An oblique halogen implantation process is carried out to form a halogen implantation region under the gate, on the side of the extension source/drain region 310a on the substrate 300.例文帳に追加

基板内の延長ソース／ドレインの側のゲートの下に、ハロゲン注入領域を形成するため、斜めハロゲン注入工程が実施される。 - 特許庁

The gate electrode 3 is formed in a region including a region between the injection electrode 5 and the hole injection electrode 6 by facing them.例文帳に追加

ゲート電極３は、電子注入電極５および正孔注入電極６の間の領域を含む領域に対向して設けられている。 - 特許庁

In the first conductive type region, the effective impurity density in a channel region corresponding to the region directly below the gate electrode is highest at the boundary surface with the gate insulating film, and gradually decreases toward the lower portion.例文帳に追加

そして、前記第１導電形領域のうち前記ゲート電極の直下域に相当するチャネル領域における実効的な不純物濃度は、前記ゲート絶縁膜との界面において最も高く、下方に向かうにつれて減少している。 - 特許庁

In order to utilize a boundary part of the pixel region and the like as an aperture region, a DD-GG (Data-Data, Gate-Gate) system wherein thin film transistors are formed in symmetrical positions between adjacent pixel regions is applied to enhance the aperture region.例文帳に追加

画素領域等の境界部を、開口領域として活用するために、接する画素領域間に薄膜トランジスタが対称的な位置に形成されるＤＤ-ＧＧ方式を適用することによって、開口領域を向上させることができる。 - 特許庁

There is provided a constitution of the transistor consisting of: a drain region and source regions, and a first gate and a body contact region; and a part where first conductivity type second regions are provided side by side, that are a second gate, and source regions and a drain region.例文帳に追加

チャネル幅の大きい両極性のトランジスタを実現する為に、ドレイン・ソース領域−第1ゲート−ボディコンタクト領域と第１導電型の第２領域の併設部分−第２ゲート−ソース・ドレイン領域からなるトランジスタの構成を提供する。 - 特許庁

The semiconductor device has a trench gate electrode 34 opposing a body region 28 via a gate insulating film 32 and an MOS transistor 40 having a channel opposing region 48 wherein a potential moves up and down in accordance with the potential of the body region 28.例文帳に追加

半導体装置は、ボディ領域２８にゲート絶縁膜３２を介して対向するトレンチゲート電極３４と、そのボディ領域２８の電位に追随して電位が上下動するチャネル対向領域４８を備えるＭＯＳトランジスタ４０とを備えている。 - 特許庁

A fin-type semiconductor region 102 has a channel forming region 106 having a first width W1 in a gate width direction, and a source/drain forming region 107 having a second width W2, which is in the gate width direction and wider than the first width W1.例文帳に追加

フィン型半導体領域１０２は、ゲート幅方向に第１の幅Ｗ１を持つチャネル形成領域１０６と、ゲート幅方向に第１の幅Ｗよりも広い第２の幅Ｗ２を持つソース・ドレイン形成領域１０７とを有する。 - 特許庁

The contact region between the trench 7 and the gate region 9 is reduced, thus preventing the free carrier (positive hole) from flowing out of the gate region 9 to the sidewall of the trench 7 when shifting from the off-operation to the on-operation of the semiconductor element.例文帳に追加

そのことで、本発明では、トレンチ７とゲート領域９との接触領域を低減させ、半導体素子のＯＦＦ動作からＯＮ動作への移行時に、自由キャリア（正孔）がゲート領域９からトレンチ７側壁へ流れ込むことを抑制する。 - 特許庁

Further, the semiconductor device has a gate electrode 4 formed on the element formation region 1, and the gate electrode 4 extends over first and second regions 2a and 2b which face each other across the element formation region 1 in the element isolation region 2.例文帳に追加

更に、素子形成領域１上に形成されたゲート電極４を有し、ゲート電極４は、素子分離領域２において素子形成領域１を介して互いに対向する第１及び第２領域２ａ、２ｂの上にそれぞれ延伸している。 - 特許庁

In a first region between the gate electrode 10 and the drain electrode 8, and in a second region between the gate electrode 10 and the source electrode 9, a trench is formed in at least one portion in at least the cap layer 5 of the first region.例文帳に追加

ゲート電極１０とドレイン電極８の間である第１領域及びゲート電極１０とソース電極９の間である第２領域のうち、少なくとも第１領域のキャップ層５において少なくとも１箇所にトレンチが形成される。 - 特許庁

A semiconductor layer comprises a channel formation region, an LDD region, and source and drain regions, the LDD region overlapping a first gate electrode through a gate insulation film.例文帳に追加

半導体層は、チャネル形成領域と、ＬＤＤ領域と、ソース領域及びドレイン領域とを有しており、ＬＤＤ領域はゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっていることを特徴とする半導体表示装置 - 特許庁

A prescribed potential difference is produced between the drain region 4 and the source region 3, by which electrons are moved from the control gate electrode 7 to the N-type impurity region 9 and furthermore accelerated to be injected into the floating gate electrode 11.例文帳に追加

そして、ドレイン領域４とソース領域３との間に所定の電位差を設けることにより、制御ゲート電極７からｎ型不純物領域９へ電子を移動させ、更にこの電子を加速して浮遊ゲート電極１１に注入する。 - 特許庁

To obtain a stabilized threshold level by forming the first region of a gate electrode of first and second group IV elements of different kind and forming a second region of the first group IV element thereby preventing impurities doped into the gate electrode from leaking to the channel region side.例文帳に追加

MISFETのゲート電極にドーピングされた不純物のチャネル形成領域側への漏れを防止し、また不純物の濃度を全域にわたって充分に確保し、安定した閾値電圧を得ることができる半導体集積回路を提供する。 - 特許庁

A partially missing part is formed on a surface of an n+ emitter region 9 on surfaces between gate electrodes 7 of a MOS gate structure to form a surface pattern for expanding a surface area of a p+ contact region 9 surrounded by a surface of the n+ emitter region 9.例文帳に追加

ＭＯＳゲート構造のゲート電極７間の表面で、ｎ^+エミッタ領域９表面に一部欠落部を設け、このｎ^+エミッタ領域９表面に囲まれたｐ^+コンタクト領域９の表面積を拡張させる表面パターンとする。 - 特許庁

By such a structure, the gate electrode 12 is made to have a gate voltage potential and a channel region is made to be on, which enables a current to flow easily between an n^+-type drain region 10 and an n^+-type source region 9.例文帳に追加

このような構造により、サージが印加されたときに、ゲート電極１２にゲート電位を持たせることができ、チャネル領域をオンさせられるため、ｎ^+型ドレイン領域１０とｎ^+型ソース領域９との間で電流が流れ易くなるようにできる。 - 特許庁

The transistor 100 in the transistor substrate includes a substrate 11, a gate electrode 112, a gate insulating film 113, a semiconductor layer (a channel region) 114, a drain region 116, a source region 117, a drain electrode 118, and a source electrode 119.例文帳に追加

トランジスタ基板におけるトランジスタ１００は、基板１１と、ゲート電極１１２と、ゲート絶縁膜１１３と、半導体層（チャネル領域）１１４と、ドレイン領域１１６、ソース領域１１７と、ドレイン電極１１８と、ソース電極１１９と、を備える。 - 特許庁

The nonvolatile semiconductor storage has: a semiconductor substrate 1; a control gate 22 and a floating gate 3 formed side by side on a gate insulation film on a channel region in the semiconductor substrate 1; and an erasure gate 10 that faces an upper surface FUS of the floating gate 3.例文帳に追加

不揮発性半導体記憶装置は、半導体基板１と、半導体基板１中のチャネル領域上のゲート絶縁膜上に並んで形成されたコントロールゲート２２及びフローティングゲート３と、フローティングゲート３の上面ＦＵＳと対向する消去ゲート１０と、を備える。 - 特許庁

When a gate electrode film is processed by dry etching, such an impurity concentration distribution as the etching rate in a first gate electrode forming region is substantially equal to the etching rate in a second gate electrode forming region not introduced with impurities is formed from the surface of the region for forming the first gate electrode in the gate electrode film down to a first depth thereof.例文帳に追加

ゲート電極膜をドライエッチングで加工する際に、ゲート電極膜における第１のゲート電極が形成される第１のゲート電極形成領域の表面から前記ゲート電極膜の内部の第１の深さまで、第１のゲート電極形成領域のエッチングレートと、不純物が導入されていない第２のゲート電極形成領域とのエッチングレートとが略同等となるような不純物濃度分布を形成する。 - 特許庁

The method further includes providing a capping layer on the first region between the dielectric layer and the gate electrode to change the work function of the gate electrode on the first region, and embedding species so as to introduce the species at an interface between the dielectric layer and the gate electrode in the second region to change the work function of the gate electrode on the second region.例文帳に追加

上記方法は、さらに、誘電性層とゲート電極との間で第１領域上にキャッピング層を設けることで第１領域上のゲート電極の仕事関数を変更し、及び第２領域における誘電性層とゲート電極との間の界面でスピーシーズを導入するようにスピーシーズを埋め込むことにより第２領域上のゲート電極の仕事関数を変更することを備える。 - 特許庁

On the side face of the control gate electrode 13 opposite to first floating gate electrode 14A and corresponding to the second active region 12B contiguous to the first active region 12A in the widthwise direction of gate, a second floating gate electrode 14B is formed through the tunnel insulation film, extending over the center line of the isolation region 11 to the first active region 12A side.例文帳に追加

また、制御ゲート電極１３における第１の活性領域１２Ａとゲート幅方向に隣接する第２の活性領域１２Ｂと対応し且つ第１の浮遊ゲート電極１４と反対側の側面には、トンネル絶縁膜を介在させた第２の浮遊ゲート電極１４Ｂが素子分離領域１１の中心線を越えて第１の活性領域１２Ａ側にまで延びるように形成されている。 - 特許庁

The gate of the PMISFET which does not require so much higher current capacity is a normal gate 30pu disposed in a continuous active region R30p.例文帳に追加

それほど高い電流能力を必要としないＰＭＩＳＦＥＴのゲートは、連続型活性領域Ｒ３０ｐ に配置された通常型ゲート３０ｐｕである。 - 特許庁

To provide a semiconductor device capable of reducing gate capacity, while suppressing the influence of a gate electric field in an electric field relaxing layer region.例文帳に追加

電界緩和層領域におけるゲート電界の影響を抑制しながら、ゲート容量を小さくすることが可能な半導体装置を提供する。 - 特許庁

An element isolation region 2 is formed on the surface of a silicon substrate 1, all the surface of the substrate 1 is oxidized for the formation of a gate oxide film 3, and then a gate electrode 4 is formed.例文帳に追加

シリコン基板１表面に素子分離領域２を形成し、全面を酸化してゲート酸化膜３を形成した後、ゲート電極４を形成する。 - 特許庁

On the surface side of the N-type silicon substrate 1, a gate electrode is arranged at least to a portion of the channel region across a gate insulating film.例文帳に追加

Ｎ型シリコン基板１の表面側において少なくともチャネル領域の一部領域に対しゲート絶縁膜を介してゲート電極が配置されている。 - 特許庁

A gate electrode 33 is arranged via a gate insulating film 31 on the region of the base layer 15 caught between the drift layer 13 and the source layer 21.例文帳に追加

ドリフト層１３とソース層２１とで挟まれたベース層１５の領域の上にはゲート絶縁膜３１を介してゲート電極３３が配設される。 - 特許庁

The p-type FET 20 includes p-type impurity diffusion layers 22, 23, an n-type impurity implantation region 24, a gate insulation film 25, and a gate electrode 26.例文帳に追加

Ｐ型ＦＥＴ２０は、Ｐ型不純物拡散層２２，２３、Ｎ型不純物注入領域２４、ゲート絶縁膜２５、およびゲート電極２６を含んでいる。 - 特許庁

A gate-feed wiring on the element separation region connects gate fingers to one another at ends on the opposite side from the side where the drain connection portion is disposed.例文帳に追加

素子分離領域上のゲート給電配線が、ゲートフィンガ同士を、ドレイ連結部が配置された側とは反対側の端部において接続する。 - 特許庁

A contact region 120 which is formed by removing a gate electrode 106 and a gate insulation film 105 is set on a second conductivity type shallow well 104.例文帳に追加

第２導電型の浅いウェル１０４上にゲート電極１０６及びゲート絶縁膜１０５を除去してなるコンタクト領域１２０が設定されている。 - 特許庁

Element separating films 102, a gate insulating film 103, a gate electrode 104, side walls 105, and the source-drain region 106 are formed on a silicon substrate 101 (Fig. a).例文帳に追加

シリコン基板１０１上に、素子分離膜１０２、ゲート絶縁膜１０３、ゲート電極１０４、サイドウォール１０５、ソース・ドレイン領域１０６を形成する〔（ａ）〕。 - 特許庁

To embed a polysilicon in a floating-gate-forming region between STI (shallow trench isolation) films without generating voids when forming the floating-gate of a flash memory.例文帳に追加

フラッシュメモリのフローティングゲートを形成する際に、ＳＴＩ膜間のフローティングゲート形成領域に、ボイドを発生させることなくポリシリコンを埋め込む。 - 特許庁

A second gate insulating film 3 different from the first one, and a second gate electrode 13, are disposed on the main surface in the second region TR2.例文帳に追加

第２領域ＴＲ２内で主表面上に第１ゲート絶縁膜と異なる第２ゲート絶縁膜３及び第２ゲート電極１３が配設される。 - 特許庁

An insulating film is formed on the surface of the first gate electrode material in the cell region, and a third gate electrode material is deposited on the surface of the insulating film.例文帳に追加

次に、セル領或の第１ゲート電極材の表面に絶縁膜を形成し、この絶縁膜の表面に第３ゲート電極材を堆積する。 - 特許庁

A gate oxide film 13 and a first gate electrode member 14 are laminated only in the element region surrounded by the STI part 18 on the silicon substrate 11.例文帳に追加

基板１１上には、ＳＴＩ部１８に囲まれた素子領域のみにゲート酸化膜１３と第１のゲート電極部材１４が積層されている。 - 特許庁

Further, at least an n^+ emitter region and a gate structure of a gate electrode, etc., are formed as the top-side element structure on the fourth epitaxial layer.例文帳に追加

ついで、第４エピタキシャル層上に、おもて面素子構造として、少なくともｎ^+エミッタ領域、およびゲート電極などのゲート構造を形成する。 - 特許庁

The protective diffusion region prevents impact ionization and resultant carrier generation in the vicinity of a corner of a gate trench and prevents damage of a gate oxide layer.例文帳に追加

保護拡散部は衝撃イオン化及びその結果生じるゲートトレンチの角部付近におけるキャリアの発生を防ぎ、ゲート酸化物層の損傷を防ぐ。 - 特許庁

A transfer gate electrode is formed so that the transfer gate electrode extends from above a channel forming region to above an embedded oxide film located on an upper layer of the photodiode.例文帳に追加

転送ゲート電極をチャネル形成領域の上方からフォトダイオードの上層における埋込酸化膜の上方に渡るように形成する。 - 特許庁

A semiconductor device is provided with a metal gate electrode 15 formed in a region sandwiched between source drain regions 11 on a (111) silicon substrate 10 via a gate insulating film 20.例文帳に追加

（１１１）シリコン基板１０上のソースドレイン領域１１に挟まれた領域に、ゲート絶縁膜２０を介してメタルゲート電極１５が形成されている。 - 特許庁

A control gate electrode 15 is formed above a channel region 13, which is between the drain 11 and the source 12, via a gate oxide film 14.例文帳に追加

ドレイン領域１１とソース領域１２との間のチャネル領域１３の上には、ゲート酸化膜１４を介してコントロールゲート電極１５が形成されている。 - 特許庁

A second clock gate (205) forming a clocked well region is adjacent to the first clock gate (208) and coupled to a second clock signal input (206).例文帳に追加

クロック式井戸領域を形成する第２のクロック・ゲート（２０５）は第１のクロック・ゲート（２０８）に隣接しており、第２のクロック信号入力（２０６）につながれる。 - 特許庁

A control gate 15 is formed on a field oxide film 3 in a memory element region, and an interlayer silicon oxide film 17 is formed on the surface of the control gate 15.例文帳に追加

メモリ素子領域のフィールド酸化膜３上にコントロールゲート１５が形成され、その表面に層間シリコン酸化膜１７が形成されている。 - 特許庁

In such a constitution, the source region 2a and the gate electrode 21 are actuated at the same phase potential, while the gate electrode 11' and the protrusion 22 are actuated at the same phase potential.例文帳に追加

ソース領域２ａとゲート電極２１とを同じ位相の電位で動作させ、ゲート電極１１'と突出部２２とを同じ位相の電位で動作させる。 - 特許庁

A gate insulation film 2, a gate electrode 3a and a protective layer 4a are formed on an Si substrate 1 and followed by formation of a lightly doped source-drain region 6.例文帳に追加

Ｓｉ基板１上に、ゲート絶縁膜２、ゲート電極３ａ、ゲート上保護層４ａを形成した後、低濃度ソース・ドレイン領域６を形成する。 - 特許庁