「gate region」に関連した英語例文の一覧と使い方(29ページ目) - Weblio英語例文検索

Further, a third gate insulating film 310 and a fourth gate insulating film 410 are formed on the semiconductor film 414 positioned in the fourth element region 401 and on the substrate 10 positioned in the third element region 301.例文帳に追加

次いで、第４素子領域４０１に位置する半導体膜４１４上、及び第３素子領域３０１に位置する基板１０上に第３ゲート絶縁膜３１０及び第４ゲート絶縁膜４１０を形成する。 - 特許庁

The second transistor has the threshold voltage higher than the first transistor and includes a second channel region 3b, a second gate insulating film 4b, a second gate electrode 5b and a second extension region 8b.例文帳に追加

第２のトランジスタは、第１のトランジスタよりも高い閾値電圧を有しており、第２のチャネル領域３ｂと、第２のゲート絶縁膜４ｂと、第２のゲート電極５ｂと、第２のエクステンション領域８ｂとを有している。 - 特許庁

A gate electrode 102, a gate insulating film 123g, a drain region 10d and a source region 105s can be extended to specified lengths along the depth direction in the figure regardless of a pitch of the pixel part 201.例文帳に追加

ゲート電極１０２、ゲート絶縁膜１２３ｇ、ドレイン領域１０ｄ及びソース領域１０５ｓは、画素部２０１のピッチとは関係なく、図中奥行き方向に沿って所要の長さに延在させることができる。 - 特許庁

The second transistor 5 has: a second gate electrode 22 formed on the semiconductor substrate 100 via a second gate insulating film 51; a second source-drain region 31; and the first common source-drain region 30.例文帳に追加

第２トランジスタ５は、半導体基板１００上に第２ゲート絶縁膜５１を介して形成された第２ゲート電極２２と第２ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。 - 特許庁

Side etching of the gate insulation film of the channel region through region selective etching of the silicon oxide film by dry etching of poor selectivity, or leaving of the gate insulation film on the source and drain regions will be involved in the process.例文帳に追加

選択性の悪いドライエッチングで酸化シリコン膜の領域選択エッチングをしてチャネル領域のゲート絶縁膜をサイドエッチングしたり、ソース、ドレイン領域上のゲート絶縁膜を残したりすることがない。 - 特許庁

A trench 6 in which a gate electrode 8 is embedded through a gate insulating film 7 is formed while dug from a surface of the epitaxial layer 3, and penetrates through the body region 5, so that a deepest portion thereof reaches the N^--type region 4.例文帳に追加

ゲート絶縁膜７を介してゲート電極８が埋設されるトレンチ６は、エピタキシャル層３の表面から掘り下げて形成され、ボディ領域５を貫通し、その最深部がＮ^-型領域４に達している。 - 特許庁

Conversely, a gate insulating film 14b and a gate electrode 15b are formed on the semiconductor substrate 11 surrounded by the groove type element separation region 13 at a second p-type MIS transistor formation region Tp2.例文帳に追加

一方、第２のＰ型ＭＩＳトランジスタ形成領域Ｔｐ２には、溝型素子分離領域１３に囲まれた半導体基板１１上にゲート絶縁膜１４ｂ及びゲート電極１５ｂが形成されている。 - 特許庁

The first transistor 2 has: a first gate electrode 21 formed on a semiconductor substrate 100 via a first gate insulating film 51; a first source-drain region 31; and a first common source-drain region 30.例文帳に追加

第１トランジスタ２は、半導体基板１００上に第１ゲート絶縁膜５１を介して形成された第１ゲート電極２１と第１ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。 - 特許庁

A gate electrode 27 is formed on the end of the source region 24a and the drain region 24b via the gate insulating film 26 and the active layer 25 so that both the ends are arranged overlapping in a prescribed state.例文帳に追加

ゲート絶縁膜２６および活性層２５を介してソース領域２４ａおよびドレイン領域２４ｂの端部上に両端部が所定状態で重ねて配置されるようにゲート電極２７を形成する。 - 特許庁

The memory cell includes a stacked gate structure formed on the channel region, and first and second select gates formed on both sidewalls of the stacked gate structure on the channel region.例文帳に追加

前記メモリセルは前記チャンネル領域上に形成された積層ゲート構造及び前記チャンネル領域上に、そして前記積層ゲート構造の両側壁上に形成された第１及び第２選択ゲートを含む。 - 特許庁

In the semiconductor device, a gate insulating film 14a and a gate electrode 15a are formed on a semiconductor substrate 11 surrounded by a groove-type element separation region 13 at a first p-type MIS transistor formation region Tp1.例文帳に追加

第１のＰ型ＭＩＳトランジスタ形成領域Ｔｐ１には、溝型素子分離領域１３に囲まれた半導体基板１１上にゲート絶縁膜１４ａ及びゲート電極１５ａが形成されている。 - 特許庁

The semiconductor device comprises a pair of source/drain regions 4 formed on a substrate 1 so as to sandwich a channel region 3, and a gate electrode 6 formed on the channel region 3 via a gate insulating film 5.例文帳に追加

この半導体装置は、シリコン基板１にチャネル領域３を挟むように形成された一対のソース／ドレイン領域４と、チャネル領域３上にゲート絶縁膜５を介して形成されたゲート電極６とを備えている。 - 特許庁

On the pixel region, gate lines and drain lines are wired and on the peripheral region, a gate driver and a drain driver are arranged.例文帳に追加

液晶表示装置は画素電極を有する画素領域と画素領域を囲む周辺領域とを有し、画素領域にはゲート線とドレイン線が配線され、周辺領域にはゲートドライバとドレインドライバが配置されている。 - 特許庁

The MOSFET is made in a first conductivity P type of well 11, and it has a gate insulating layer 14, a gate electrode 20, a sidewall insulating layer 16, a second conductivity N type of source region 30, and a drain region 40.例文帳に追加

ＭＯＳＦＥＴは第１導電型Ｐ型のウェル１１に形成され、ゲート絶縁層１４、ゲート電極２０、側壁絶縁層１６、第２導電型Ｎ型のソース領域３０及びドレイン領域４０を有する。 - 特許庁

The SOI semiconductor integrated circuit device includes a gate electrode 14 formed so as to stradde an n-type well region (n^-well) 121 and a p-type well region (p^-well) 122 which are adjacent to each other through a gate insulating film 13 on an SOI substrate 11.例文帳に追加

ＳＯＩ基板１１において、互いに隣接するＮ型ウェル領域（Ｎ^−well）１２１及びＰ型ウェル領域（Ｐ^−well）１２２を跨いで、ゲート絶縁膜１３を介したゲート電極１４が形成されている。 - 特許庁

To precisely form a gate insulating film when a region where a semiconductor film of SiGe etc., is formed and a region where a gate insulating film comprising a silicon oxide film is formed are formed on the same substrate.例文帳に追加

ＳｉＧｅ等の半導体膜が形成された領域と、酸化シリコン膜から成るゲート絶縁膜が形成された領域とが同一基板上に形成される際に、ゲート絶縁膜を精度良く形成する。 - 特許庁

On the surface of the semiconductor layer 22, a gate electrode 13 is provided on an end of the emitter region 10 and partially on the base region 9 and impurity layer 23, through the gate insulating film 12.例文帳に追加

半導体層２２の表面上には、エミッタ領域１０の端部上、ベース領域９上および不純物層２３上の一部にわたってゲート絶縁膜１２を介してゲート電極１３が設けられる。 - 特許庁

When the gate voltage is 0 V or lower, the overall on-resistance is controlled by the enhancement region 211, while when the gate voltage exceeds 0 V, the total on-resistance is controlled by the region 211.例文帳に追加

ゲート電圧が０Ｖ以下の場合は，デプレッション領域によって全体のオン抵抗が制御され，ゲート電圧が０Ｖを上まわる場合は，エンハンスメント領域によって全体のオン抵抗が制御されることになる。 - 特許庁

Subsequently, an Si film 118 is formed on a portion including a region opposite to the polysilicon gate electrode 108, and not including a region opposite to the polysilicon gate electrode 109 of the surface of the Ni film 117.例文帳に追加

続いて、Ｎｉ膜１１７の表面のうちポリシリコン・ゲート電極１０８に対向する領域を含み且つポリシリコン・ゲート電極１０９に対向する領域を含まない部分にＳｉ膜１１８を形成する。 - 特許庁

A trench 6 with a gate electrode 8 buried via a gate insulation film 7 is formed by digging from the surface of the epitaxial layer 3 in a way that it penetrates the body region 5 and its deepest section reaches the N^--type region 4.例文帳に追加

ゲート絶縁膜７を介してゲート電極８が埋設されるトレンチ６は、エピタキシャル層３の表面から掘り下げて形成され、ボディ領域５を貫通して、その最深部がＮ^−型領域４に達している。 - 特許庁

A gate insulation film 6, a gate electrode 9, a source electrode 8 and a drain electrode 7 are formed such that the first region Re1 of the Si substrate 1 and the n-epitaxial layer 3 becomes an operating region.例文帳に追加

そして、ＳｉＣ基板１およびｎ−エピタキシャル層３のうち第１領域Ｒｅ１が動作領域となるように、ゲート絶縁膜６，ゲート電極９，ソース電極８およびドレイン電極７を形成する。 - 特許庁

The second threshold voltage defined between the gate electrode and N-type source/drain region 5 is larger than the first threshold voltage defined between the gate electrode and the N-type source/drain region 4 in the MISFET.例文帳に追加

ＭＩＳＦＥＴにおけるゲート電極とＮ型ソース・ドレイン領域５との間で規定される第２の閾値電圧は、ゲート電極とＮ型ソース・ドレイン領域４との間で規定される第１の閾値電圧よりも大きい。 - 特許庁

On a channel region provided on a substrate, a gate electrode is provided, which controls the carrier density of the channel region, and at the same time, a voltage applying means which changes the polarity of the transistor seen from the gate electrode is provided.例文帳に追加

基板上に設けたチャネル領域上に前記チャネル領域のキャリア濃度を制御するゲート電極を設けるとともに、前記ゲート電極から見たトランジスタの極性を変更する電圧印加手段を設ける。 - 特許庁

For example, an Ni interconnection which is hardly diffused is used for the gate electrode (G) on a channel region and a low-resistance Ag interconnection is used for the gate interconnection (GL) which does not overlap the channel region, to reduce interconnection resistance.例文帳に追加

例えば、チャネル領域上のゲート電極（Ｇ）部を拡散し難いＮｉ配線で構成し、チャネル領域とは重ならないゲート配線（ＧＬ）部は、抵抗の低いＡｇ配線を用い、配線の低抵抗化を図る。 - 特許庁

A trench 35 having a planar structure is formed to penetrate through the base P region 30 in the direction from the source N^+ region 31 to the drain N^+ region 32, and, on the inner walls of the trench 35, a gate electrode is formed with a gate insulating film in between.例文帳に追加

トレンチ３５が平面構造としてソースＮ^+領域３１からドレインＮ^+領域３２に向かう方向においてベースＰ領域３０を貫通するように形成され、トレンチ３５の内面においてゲート絶縁膜を介してゲート電極が形成されている。 - 特許庁

The source region 8 and the drain region 7 are formed in the semiconductor layer 2 to interpose the gate electrode 5, and the body region 9 taking body potential is arranged on a side surface of the semiconductor layer 2 on the side opposite to the side surface thereof with the gate electrode 5 formed thereon.例文帳に追加

ソース領域８及びドレイン領域７は、ゲート電極５を挟むように半導体層２内に形成され、ボディ電位を取るボディ領域９は、ゲート電極５が形成された半導体層２の側面の反対側の側面に設けられている。 - 特許庁

A transfer facilitation region 140 is formed in the lower layer region of a transfer gate 130 while being self-aligned by performing extra ion implantation to the entire region beneath a floating diffusion part 120, a photodiode 110 and the transfer gate 130 constituting an imaging element.例文帳に追加

撮像画素を構成するフローティングデフュージョン部１２０、フォトダイオード１１０、転送ゲート部１３０下の全領域に対して追加のイオン注入を行うことにより、自己整合的に転送容易化領域１４０を転送ゲート部１３０の下層領域に形成する。 - 特許庁

Here, inside the element region EA, a region CA where neither a diffused layer of the source diffused layer nor the drain diffused layer is formed is provided as a contact region of a gate electrode layer composed of polycrystal silicon and a gate wiring EG composed of aluminium.例文帳に追加

ここで、素子領域ＥＡの内側には、それらソース拡散層およびドレイン拡散層のいずれの拡散層も形成されない領域ＣＡが、多結晶シリコンからなるゲート電極層とアルミニウムからなるゲート配線ＥＧとのコンタクト領域として設けられる。 - 特許庁

The thin film transistor 14 has, on a translucent substrate 1, a gate insulating film 4 and a gate electrode 6 laminated on a semiconductor layer 3 of polycrystalline silicon, and a source region 8, a drain region 9, and a channel region 10 of the semiconductor layer 3.例文帳に追加

薄膜トランジスタ１４は、透光性基板１上において、多結晶シリコンの半導体層３上に積層するゲート絶縁膜４およびゲート電極６、及び、上記半導体層３のソース領域８、ドレイン領域９およびチャネル領域１０を有する。 - 特許庁

Therefore, a powerful electric field is formed near the corner section between the side face region 13 and second surface region 12 and, the same time, a local powerful electric field is formed in a channel region due to the potential difference between the floating gate 4 and control gate 6.例文帳に追加

このため、段差側面領域１３と第２表面領域１２との間のコーナー部分近傍に強い電界が形成されるとともに、浮遊ゲート４と制御ゲート６との間の電位差によってチャネル領域中に局所的に強い電界が形成される。 - 特許庁

This CMOS image sensor includes a semiconductor substrate in which an active region and an element isolation region are segmented, a photodiode region and a transistor region which are formed on the active region, a gate electrode formed on the transistor region and having first and second heights, and a diffusion region formed by implanting impurity ions into the photodiode region and the transistor region.例文帳に追加

本発明に係るＣＭＯＳイメージセンサは、アクティブ領域と素子分離領域が区画された半導体基板と、アクティブ領域に形成されたフォトダイオード領域とトランジスタ領域と、トランジスタ領域に形成された第１の高さと第２の高さを有するゲート電極と、フォトダイオード領域とトランジスタ領域に不純物イオンが注入されて形成された拡散領域と、を含むことを特徴とする。 - 特許庁

The TFT comprises the semiconductor layer (202) containing a source region, a channel region, and a drain region formed on a substrate (200); a gate insulation film (204) formed on the semiconductor layer in at least the channel region; and a gate electrode film (206) formed on the gate insulation film so that the semiconductor layer contains a deuterium.例文帳に追加

本発明に係るＴＦＴは、基板（２００）上に形成された、ソース領域、チャネル領域及びドレイン領域を含む半導体層（２０２）と、少なくとも前記チャネル領域における前記半導体層上に形成されたゲート絶縁膜（２０４）と、該ゲート絶縁膜上に形成されたゲート電極膜（２０６）とを備えており、前記半導体層中に重水素を含む。 - 特許庁

The nonvolatile memory element comprises a semiconductor substrate 39 provided with a source region 32, a drain region 34 and a channel region 36, a tunneling oxide film 41 formed on the channel region, a floating gate 44 formed of a fullerene substance on the tunneling oxide film, a blocking oxide film 46 formed on the floating gate, and a gate electrode 48 formed on the blocking oxide film.例文帳に追加

ソース領域３２及びドレイン領域３４とチャンネル領域３６とが設けられた半導体基板３９と、チャンネル領域上に形成されたトンネリング酸化膜４１と、トンネリング酸化膜上にフラーレン物質で形成されたフローティングゲート４４と、フローティングゲート上に形成されたブロッキング酸化膜４６と、ブロッキング酸化膜上に形成されたゲート電極４８と、を備える。 - 特許庁

The semiconductor device is provided with a plurality of thin film transistors 224 and 225 each having a semiconductor layer 204 containing a channel forming region 220, a source region 214, a drain region 214, a gate insulating film 215 provided on the semiconductor layer 204, and gate electrodes 216/211 which are provided on the gate insulating film 215 to control the electrical conductivity of the channel forming region 220.例文帳に追加

半導体装置は、各々、チャネル形成領域２２０、ソース領域２１４及びドレイン領域２１４を含む半導体層２０４と、半導体層２０４上に設けられたゲート絶縁膜２１５と、ゲート絶縁膜２１５上に設けられチャネル形成領域２２０の導電性を制御するゲート電極２１６／２１１と、を有する複数の薄膜トランジスタ２２４，２２５を備える。 - 特許庁

The semiconductor memory comprises a semiconductor layer, two diffusion layers formed in the semiconductor layer and serving as the source region and the drain region respectively, a channel region defined between the two diffusion layers, a gate insulating film formed on the channel region and consisting of a silicon oxide film containing carbon atoms by 0.1-5.0 atm%, and a gate electrode formed on the gate insulating film.例文帳に追加

半導体層と、該半導体層内に形成され、ソース領域及びドレイン領域となる２つの拡散層領域と、該２つの拡散層領域間に定められるチャネル領域と、該チャネル領域上に形成され、炭素原子を０．１乃至５．０アトミックパーセント含むシリコン酸化膜からなるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極とを有する。 - 特許庁

TFT has a gate electrode 18 provided through a gate insulation film 17 on a semiconductor film 9 laid on one surface of an insulation substrate 10, a channel region 13 on the semiconductor film 9 below the gate electrode 18, a source region 20 at one side of the channel region 13 of the semiconductor film 9, and a drain region 19 at the other side.例文帳に追加

絶縁基板１０の一面に設けられた半導体薄膜９上にゲート絶縁膜１７を介して設けられたゲート電極１８と、ゲート電極１８の下側の半導体薄膜９の領域に設けられたチャネル領域１３と、半導体薄膜９のチャネル領域１３の両側に設けられたソース領域２０,ドレイン領域１９とを有するＴＦＴを備える。 - 特許庁

A semiconductor device is equipped with gate electrodes 22 and 23 formed on the semiconductor layer of a silicon substrate 11 through the intermediary of a gate insulating layer 21, impurity diffused layers 24, 25, and 26 which form a source region and a drain region provided in the semiconductor layer in an active region, and contacts 42 to 44 and contacts 47 to 49 formed on the gate electrodes 22 and 23 located in the active region.例文帳に追加

半導体装置は、シリコン基板１１の半導体層上に、ゲート絶縁層２１を介して形成されたゲート電極２２，２３、アクティブ領域の半導体層に形成された、ソース領域またはドレイン領域を構成する不純物拡散層２４，２５，２６、およびアクティブ領域に存在するゲート電極２２，２３上に形成された、複数のコンタクト部４２〜４４，４７〜４９、を有する。 - 特許庁

An offset drain region disposed between a gate electrode 7 and an n^+-type drain region 15 of a power MOSFET is made to be dual offset structure, the impurity concentration of an n^--type offset drain region 9 closest to the gate electrode 7 is made relatively low, and the impurity concentration of an n-type offset drain region 13 spaced apart from the gate electrode 7 is made relatively high.例文帳に追加

パワーＭＯＳＦＥＴのゲート電極７とｎ^＋型ドレイン領域１５との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極７に最も近いｎ^−型オフセットドレイン領域９の不純物濃度を相対的に低く、ゲート電極７から離間したｎ型オフセットドレイン領域１３の不純物濃度を相対的に高くする。 - 特許庁

In the method for fabricating an insulated gate field effect transistor where a channel region, a source region 6, a body contact region 7, an offset region and a drain region 9 are formed on a semiconductor substrate, dosage at the time of ion implantation for forming the body contact region 7 is set less than the dosage at the time of ion implantation for forming the source region 6 and the drain region 9.例文帳に追加

半導体基板にチャネル領域、ソース領域６、ボディコンタクト領域７、オフセット領域およびドレイン領域９を形成する絶縁ゲート型電界効果トランジスタの製造方法において、ボディコンタクト領域７形成のためのイオン注入時のドーズ量を、ソース領域６およびドレイン領域９形成のためのイオン注入時のドーズ量より少なくする。 - 特許庁

The semiconductor device 100 has, on a silicon substrate 110, an N well source region 170 and an N well drain region 160 formed apart from each other, and a gate electrode 130 provided while a gate insulating film 131 formed from above the N well source region 170 toward on the N well drain region 160 is interposed therebetween.例文帳に追加

半導体装置１００は、シリコン基板１１０上に、離間して形成されたＮウェルソース領域１７０およびＮウェルドレイン領域１６０と、Ｎウェルソース領域１７０上からＮウェルドレイン領域１６０上にわたって形成されたゲート絶縁膜１３１を介して設けられたゲート電極１３０と、を備えている。 - 特許庁

The reset transistor comprises a floating diffusion region for detecting charges, a junction region for discharging the charges, a gate for controlling transfer of charges from the floating diffusion region to the junction region by receiving a reset signal, and a potential well integrated with the lower portion of the gate.例文帳に追加

本発明のリセットトランジスタは、電荷を検出するフローティング拡散領域と、電荷を排出する接合領域と、リセット信号の制御を受けて、前記フローティング拡散領域から前記接合領域への電荷転送を制御するゲートと、該ゲートの下部に統合された電位井戸とを備えることを特徴とする。 - 特許庁

Then a gate insulating film 12 covering the gate electrode 11 in plan view is formed on the substrate 10, an amorphous semiconductor film 13 having a channel region 13c, a source region 13s and a drain region 13d is formed thereupon, and a channel protective layer 14 covering the channel region 13c in plan view is formed thereupon.例文帳に追加

次に、基板１０上に、ゲート電極１１を平面視で覆うゲート絶縁膜１２を形成し、その上に、チャネル領域１３ｃとソース領域１３ｓとドレイン領域１３ｄとを有する非晶質の半導体膜１３を形成し、その上に、チャネル領域１３ｃを平面視で覆うチャネル保護層１４を形成する。 - 特許庁

The substrate 10 is thermally oxidized to form a first gate insulating film 110 and a second gate insulating film 210 in a first element region 101 and a second element region 201, respectively, and to form a thermal oxidation film on the substrate 10 positioned in a third element region 301 and a fourth element region 401.例文帳に追加

基板１０を熱酸化することにより、第１素子領域１０１及び第２素子領域２０１に、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜２１０を形成し、かつ第３素子領域３０１及び第４素子領域４０１それぞれに位置する基板１０に熱酸化膜を形成する。 - 特許庁

A semiconductor device comprises a p-type semiconductor layer 12, an n-type source region 13, an insulator 23, an n-type semiconductor region 20, an n-type drain region 14, a p-type channel region 12a, a gate insulating film 15, a gate electrode 16, a source electrode 18, a drain electrode 19, and an electrode 21.例文帳に追加

半導体装置は、ｐ形半導体層１２と、ｎ形のソース領域１３と、絶縁体２３と、ｎ形半導体領域２０と、ｎ形のドレイン領域１４と、ｐ形のチャネル領域１２ａと、ゲート絶縁膜１５と、ゲート電極１６と、ソース電極１８と、ドレイン電極１９と、電極２１とを備える。 - 特許庁

The maximum dimension of the overlapped section with the gate electrode 8 to a depthwise direction in the first diffusion layer region 10 and the second diffusion layer region 11 is made larger than the half of the dimension of the gate electrode, in a direction in parallel with the direction connecting the first diffusion layer region and the second diffusion layer region.例文帳に追加

第１の拡散層領域１０および第２の拡散層領域１１中、ゲート電極８とオーバーラップした部分の深さ方向への最大寸法は、ゲート電極の、第１の拡散層領域と第２の拡散層領域とを結ぶ方向と平行な方向の寸法の半分よりも大きい。 - 特許庁